[发明专利]集成电路布局设计的检验方法有效
| 申请号： | 200810084523.3 | 申请日： | 2008-03-21 |
| 公开（公告）号： | CN101539954A | 公开（公告）日： | 2009-09-23 |
| 发明（设计）人： | 苏士益 | 申请（专利权）人： | 奇景光电股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 | 代理人： | 梁 挥;祁建国 |
| 地址： | 台湾省*** | 国省代码： | 中国台湾;71 |
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| 摘要： | |||
| 搜索关键词： | 集成电路 布局 设计 检验 方法 | ||
1.一种集成电路布局设计的检验方法，其特征在于，包括：
选择一电路设计布局进行检查，其中该电路设计布局中包括不同层间导线，该不同层间导线包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线通过接触孔电性连接；及
根据一判断规则，判断该电路设计布局中，位于不同层间导线重叠处的接触孔排列是否太狭长，或接触孔数量是否不够，其中该判断规则包括：
以一软件，计算出第一金属层的导线和第二金属层的导线的重叠区域的面积；
以该软件，计算出该重叠区域中接触孔的总面积；
计算该重叠区域中接触孔的总面积除以该重叠区域的面积是否小于一警示值。
2.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线的宽度大于该第二金属层的导线的宽度。
3.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该警示值为1/4。
4.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，还包括若该电路设计布局中，位于不同层间导线重叠处的接触孔排列太狭长，或接触孔数量不够，发出一警示信号，把警示的区域标示出来。
5.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线和该第二金属层的导线为电源线。
6.一种集成电路布局设计的检验方法，其特征在于，包括：
选择一电路设计布局进行检查，其中该电路设计布局包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线至少在一重叠区域彼此重叠，且该第一金属层的导线和该第二金属层的导线通过多个接触孔电性连接；
判断该重叠区域中接触孔的总面积和该重叠区域的面积的比例是否小于一警示值。
7.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，该警示值为1/4。
8.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，还包括若该重叠区域中接触孔的总面积和该重叠区域面积的比例小于该警示值，发出一警示信号，把警示的区域标示出来。
9.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线和该第二金属层的导线为电源线。
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