[发明专利]半导体装置及其形成方法

说明书

技术领域

本发明关于一种半导体装置及其形成方法，特别是关于具有受保护的浅沟槽隔离的半导体装置及其形成方法。 

背景技术

为了增加半导体装置中栅极沟道的载流子迁移率，现今技术普遍使用调整栅极沟道应变力的方式来增加或减少栅极沟道的应变力，最终来增进栅极沟道的载流子迁移率。例如，在PMOS元件中，可以在栅极沟道两侧的源极/漏极区域形成一组沟槽，再于其中填入SiGe材料等来取代部分的硅衬底。于是利用Ge原子比Si原子体积大的效果造成应变硅(strained-Si)，以在栅极沟道中产生额外的压缩力，而能够促进栅极沟道的载流子迁移率。 

图1示例先前技艺中，使用SiGe层来增加栅极沟道应变力技术的示意图。如图1所示，硅衬底110上同时具有P型金属氧化物半导体101与N型金属氧化物半导体102。首先，于硅衬底110上形成一图案化的帽盖层103覆盖住N型金属氧化物半导体102，并在帽盖层103的保护下，对P型金属氧化物半导体101的源极/漏极区域进行蚀刻、清洗等工艺。 

之后，如图2所示，再以外延形成的SiGe层111来取代P型金属氧化物半导体101的源极/漏极区域中部分的硅衬底110。此时，由氧化物所构成的浅沟槽隔离130的边缘会因为前述蚀刻或清洗等步骤造成损伤131。其次，当回填SiGe层111时，因为SiGe材料会顺着硅衬底110的固有的晶格方向成长，而无法完全填满，于是会在P型金属氧化物半导体101的有源区域120与浅沟槽隔离130之间形成缝隙132。另外，如图3所示，在去除帽盖层103时又会再次损害浅沟槽隔离130。产生的缝隙132再加上损伤131，不但使得用SiGe层111来增加栅极沟道压缩力的目的被缝隙131所界定的空间严重抵销，而且在后续进行自行对准金属硅化物(self-aligned silicide，salicide)的步骤时，金属硅化物还可能会沿着缝隙131的方向往硅衬底110内延伸，造成其他难以控制的不良影响。 

此外，由于邻接于有源区域120的浅沟槽隔离130未被帽盖层103所遮蔽，因此在前述的蚀刻或清洗等步骤中也会造成其顶面的损耗，使得后续在去除覆盖在有源区域120上的帽盖层103之后，各浅沟槽隔离130的顶面相对于衬底表面不等高，亦即邻接于有源区域120的浅沟槽隔离130的顶面会低于邻接于有源区域121的浅沟槽隔离130的顶面，增加后续工艺的困难度。 

于是需要一种新颖的半导体装置暨工艺，来解决这个问题，使得在蚀刻源极/漏极区域、清洗、移除帽盖层等工艺时，不会在有源区域与浅沟槽隔离间造成缝隙，藉此维持栅极沟道的应变力与增进栅极沟道的载流子迁移率。 

发明内容

本发明于是提供一种新颖的半导体装置。该半导体装置具有保护有源区域与浅沟槽隔离间脆弱的交界处的掩模，所以在蚀刻源极/漏极区域、清洗、移除帽盖层等步骤时，会避免生成缝隙。该掩模可以彻底解决先前技艺中会遭遇的难题。一方面既可以维持使用外延层来改变栅极沟道应力的目的，另一方面也确保金属硅化物会如预期般正确地形成。 

本发明首先提供一种半导体装置，包含有衬底、浅沟槽隔离、有源区域、栅极、源极、漏极以及保护用的硬掩模。衬底的上定义有此有源区域，浅沟槽隔离位于衬底上并直接包围有源区域，棚极位于有源区域上，源极位于栅极一侧的有源区域中，漏极位于栅极另一侧的有源区域中，而硬掩模则位于浅沟槽隔离与有源区域交界处的上方，源极和漏极由外延层形成，该外延层取代所述衬底的相应部分。 

本发明再提供一种形成半导体的方法，首先提供衬底，此衬底上定义有有源区域以及直接包围此有源区域的浅沟槽隔离。其次形成栅极，其位于有源区域上。接着形成硬掩模，使得此硬掩模位于浅沟槽隔离与有源区域交界处的上方。以外延层形成源极与漏极，使得此源极/漏极分别位于栅极的一侧，该外延层取代衬底的相应部分。所形成的半导体可以分别包含两种或以上的半导体装置，硬掩模可以为邻近栅极的延伸，或与自身的栅极电连接。 

附图说明

图1-3示例在先前技艺中，使用SiGe层来增加栅极沟道应变力技术的示意图。 

图4-9另揭示本发明形成半导体装置的方法。 

图10-11例示本发明硬掩模形状的一较佳实施例。 

图12例示本发明半导体装置中硬掩模的多种变化。 

图13例示本发明半导体装置的剖视图。 

主要元件符号说明 

101P型金属氧化物半导体     102N型金属氧化物半导体