[发明专利]具有静电放电保护电路的集成电路

说明书

技术领域

本发明涉及一种集成电路，尤其涉及一种具有静电放电保护电路的集成电路，且该集成电路应用了双极结晶体管以及基底触发(substrate trigger)技术来增强/改善静电保护能力。

背景技术

随着科技进步，集成电路工艺技术也随之不断发展。如集成电路领域的技术人员所知，各种电子电路可集积/成形于芯片上，而为了要使芯片能接收外界的电压源(例如偏压电源)，并能与外界其它电路/芯片交换数据，芯片上会设有导电的接垫(pad)。譬如说，为了传输偏压电压，芯片上可设有电源接垫(power pad)，也即VDD端以及VSS端。除此之外，在芯片上也设有信号接垫(signal pad)，也即输入/输出垫(I/O pad)，用以接收输入信号及/或发出输出信号。

这些导电的接垫能使芯片得以和外界其它电路/芯片连接。然而，当芯片在封装、测试、运输、加工等过程中，这些接垫也很容易因为与外界的静电电源接触，而将静电的不当电力传导至芯片内部，并进而导致芯片内部电路的损毁，这种现象即为所谓的静电放电(ESD，Electro-Static Discharge)。因此，用来保护集成电路免受静电放电损害的静电放电保护电路(ESD protection circuit)也因此随着集成电路工艺的进步而变得更加重要。

通常在芯片的各接垫之间会设置有静电放电保护电路。此静电放电保护电路的基本功能是，当芯片的两接垫间误触静电电源时，静电放电保护电路可在两接垫间导通一个低阻抗的电流路径，使静电电源放电的电流能优先从该电流路径流过而不会流入至芯片的其它内部电路；这样一来，就能保护芯片中的其它内部电路不受静电放电影响。

而在集成电路其对于静电放电承受能力的测试方式包括PS(positive to VSS)模式、NS(negative to VSS)模式、PD(positiveto VDD)模式与ND(negative to VDD)模式，以及电源之间的测试，如DS(VDD to VSS)模式。举PS模式为例，所谓的PS模式即指，将VSS接垫接地，正的ESD电压出现于集成电路芯片的待测接垫以对VSS接垫放电，此时VDD接垫与其余接垫都浮接(floating)。而ND模式即为，将VDD接垫接地，负的ESD电压出现在集成电路芯片的待测接垫以对VDD接垫放电，而此时VSS接垫以及其余接垫都浮接。

请参阅图1，图1所示为现有技术中具有静电放电保护电路的集成电路100的示意图。如图1所示，集成电路100包括第一电源接垫(power pad)101、第二电源接垫102、信号接垫(signal pad)103、阻抗元件105、内部电路(internal circuit)110、两二极管(diode)121、122以及电源箝制(power clamp)电路130。其中电源箝制电路130包括一栅极接地(gate-grounded)的N型金属氧化物半导体(metal oxide semiconductor，MOS)晶体管132以及一栅极供电(gate-powered)的P型金属氧化物半导体晶体管134。在图1中，第一电源接垫101为VDD端，而第二电源接垫102为VSS端。在已知技术中，电源箝制电路130也可仅使用栅极接地的N型金属氧化物半导体晶体管132或栅极接电的P型金属氧化物半导体晶体管134两者其中之一，或同时使用这两者来加以实施。

在图1中，二极管121用以在信号接垫103与第一电源接垫101之间形成ESD保护电路，而二极管122用来形成在信号接垫103与第二电源接垫102之间的ESD保护电路。此外，前述的电源箝制电路130则是作为第一电源接垫101(VDD)与第二电源接垫102(VSS)之间的ESD保护电路。

然而，由于N型金属氧化物半导体晶体管132以及P型金属氧化物半导体晶体管134这些元件本身的导通不一致(turn-onuniformity)的特性，造成若电源箝制电路130内的N型金属氧化物半导体晶体管132或P型金属氧化物半导体晶体管134的尺寸增大时，其静电保护能力无法随之一致增强，因此亟需一个崭新的静电放电保护机制来达到在电路尺寸增大时可一并增强其静电放电保护能力。

发明内容