[发明专利]存储器内建自测试方法

说明书

技术领域

本发明涉及IC设计中进行存储器内建自测试领域，特别是通过Mask Change的方式修改了ROM系数仍可重复使用的存储器内建自测试方法。

背景技术

随着半导体工艺尺寸不断缩小，集成电路IC设计的规模越来越大，高度复杂的IC产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小，嵌入式存储器可能存在的缺陷类型越来越多；另一方面，随着IC产品的复杂度的提高，只读存储器ROM在IC产品中的比重越来越大；所以对存储器进行测试越来越刻不容缓。利用存储器内建自测试有很多其它技术优势，首先它可以实现可测性设计的自动化，自动实现通用存储器测试算法，达到高测试质量、低测试成本的目的；其次存储器内建自测试电路可以利用系统时钟进行“全速”测试，从而覆盖更多生成缺陷，减少测试时间；最后它可以对每一个存储单元提供自诊断和自修复功能。此外存储器内建自测试的初始化向量可以在很低成本的测试设备上进行。所以，从高测试质量、低测试成本的角度考虑，存储器内建自测试是目前嵌入式存储器测试设计的主流技术。

IC设计时完成的版图只是一些图像或/和数据，在把设计结果送到工艺线上时，还必须经过制版的过程。我们看到的器件的版图是一组复合图，它实际上是由若干的分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。制版的目的就是产生一套分层的版图掩模Mask，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。通常，一套掩模版有几十层分层掩模版。例如，一个一般的IC设计，如果在工艺代工厂(Foundry)中芯国际(SMIC)流片的话，大概需要二十八层掩模版。集成电路的加工过程的复杂程度和制作周期在很大程度上与掩模版的多少有关。

一般在工程样片试制阶段或者量产过程中，如果是制作了整套的掩模版进行IC生产后发现有部分缺陷需要修改，或者有部分设计需要进行优化升级，可以通过修改一层或者几层掩模版的方式来达到目的，即“Mask Change”。这样的话，能够有效的减少设计更新所需时间，加快产品的上市。同时，不需要由于一些小的设计修改重新制作整套的掩模版，节省了设计的成本。但是，能够通过MastChange来进行优化和修改的电路，通常比较简单，或者改动很小，可以通过软件辅助和手工配合的方式来达到目的。一旦改动较大，就有可能需要修改十几层，甚至几十层掩模版，这样反而得不偿失。但是，只读存储器不同于一般的IC硬件电路，它是由Foundry提供的工具Memory Compiler直接生成，并且能够在保证ROM的大小和深度不变的情况下，通过修改一层掩模版的方式自由地修改所有系数的值。因此，很多设计公司都喜欢将软件程序放在ROM中，在生产过程中只需要进行一次简单的Mask Change，就能够进行相关的软件程序升级。

在当今的存储器内建自测试(MBIST)方法中，一般是将设计中所需的系数或者软件程序存放在只读存储器中，把通过相关设计工具(例如：Mentor的MbistArchitect)产生的标准校验码放在只读存储器外的硬件电路中。在存储器内建自测试过程，只读存储器外的硬件电路将只读存储器中的全部系数读出来，通过硬件电路中的存储器内建自测试固有算法，生成一个其特有的校验码，与只读存储器外的硬件电路中保存的标准校验码进行比对，用以判断只读存储器在代工厂物理生产过程中是否有损坏。

当只读存储器的位宽、深度一定时，其对应的存储器内建自测试算法电路也是完全相同的。但是，如果ROM内含的系数发生改变，其对应特有的校验码也会随之发生改变。对于已经作了所有层次的掩膜的芯片，若通过Mask Change的方式，对只读存储器外硬件电路存储的标准校验码进行修改会有很大的实现难度和风险，甚至没有任何的可信性。因此，一旦设计需要修改系数或者升级软件程序，为了实现存储器内建自测试，那么必须重新投片，既浪费金钱，又浪费时间。

发明内容

本发明为解决上述技术问题，提出了通过Mask Change的方式修改了ROM的系数仍可重复使用的存储器内建自测试方法。

本发明的技术方案如下：

存储器内建自测试方法，其特征在于：首先判断ROM中是否有冗余地址，当有冗余地址时用于存储标准校验码，然后将ROM中的系数文件转化成一定的格式，然后通过设计工具产生自测试逻辑和与ROM对应的标准校验码，最后将标准校验码写入冗余地址并生成新的ROM。

所述一定的格式是转化系数文件用的工具软件需要的格式。