[发明专利]半导体器件P2ID和SM的测试结构

说明书

技术领域

本发明涉及一种半导体器件的测试结构，尤其是一种半导体器件P2ID 和SM的测试结构。

背景技术

在较为先进的半导体制程中(≤0.25μm工艺)，随着器件最小特征尺 寸的不断缩小以及工艺的改变，诸如层间介质膜等，针对P2ID(用于监控 半导体工艺过程中可靠性相关的等离子体损伤，Process Induced Plasma  Damage)和SM(介质层应力迁移损伤，Stress Induced Migration)两方 面的评估和监控是工艺可靠性十分重要的课题。用于P2ID测试的测试结构， 其基本单位由一个场效应晶体管(MOSFET)和一个用于收集工艺过程中产 生的相关等离子体的金属天线，天线形状为梳状设计，如图1和图2所示， 不同工艺层次的天线可收集不同工艺步骤和工艺层次过程中产生的等离子 体。这种P2ID测试结构的梳状天线不但占用芯片面积较大，而且不能够放 置在狭窄的划片槽内(≤80μm)。而用于SM测试的图形的基本构成由一个可 用于两端法测试的电阻构成，通过对测试图形电阻值的测试得到对应的介 质层的应力损伤的信息。但是，现有技术中，P2ID的测试结构与SM测试结 构是分开的，并且SM测试结构需要相当长度的测试图形，用于SM测试的 图形的基本构成由一个长度大于5000μm的可用于两端法测试的电阻构成， 不同层次的金属天线可收集对应介质层的应力损伤。P2ID和SM的测试结构 由于都需要包含不同层次的结构，因此会总的测试结构数量大，占用测试 面积也大。使用上很不方便，并且成本也很高。

发明内容

本发明所要解决的技术问题是提供一种半导体器件P2ID和SM的测试 结构，能够大大缩小P2ID测试和SM测试所占用的芯片面积，从而降低测 试的成本。

为解决上述技术问题，本发明半导体器件P2ID和SM的测试结构的技 术方案是，包括依次排列的多个接触测试衬垫，第一测试衬垫1连接一个 第一场效应晶体管的衬底端，第二测试衬垫2连接所述第一场效应晶体管 的源极或漏极，第三测试衬垫3连接所述第一场效应晶体管的漏极或源极， 第四测试衬垫4连接所述第一场效应晶体管的栅极，所述第四测试衬垫4 通过一个第一金属天线连接到第八测试衬垫8；第十二测试衬垫12连接一 个第二场效应晶体管的衬底端，第十一测试衬垫11连接所述第二场效应晶 体管的漏极或源极，第十测试衬垫10连接所述第二场效应晶体管的源极或 漏极，第九测试衬垫9连接所述第二场效应晶体管的栅极，所述第九测试 衬垫9通过一个第二金属天线连接到第五测试衬垫5，所述第一金属天线和 第二金属天线为蛇形，在所述第五测试衬垫5与所述第八测试衬垫8之间， 第一金属天线和第二金属天线相互重叠。

本发明通过将P2ID的测试结构和SM的测试结构集成在一起，大大减 小了两种测试结构占用芯片的面积，且同一平面实现不同空间的重复利用， 从而降低了器件测试的成本。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为现有的P2ID测试结构的示意图；

图2为图1中A部分的示意图；

图3为本发明半导体器件P2ID和SM的测试结构的示意图。

具体实施方式

本发明公开了一种半导体器件P2ID和SM的测试结构，如图3所示， 包括依次排列的多个接触测试衬垫，第一测试衬垫1(PAD)连接一个第一 场效应晶体管13的衬底端，第二测试衬垫2连接所述第一场效应晶体管 13的源极或漏极，第三测试衬垫3连接所述第一场效应晶体管13的漏极或 源极，第四测试衬垫4连接所述第一场效应晶体管13的栅极，所述第四测 试衬垫4通过一个第一金属天线15连接到第八测试衬垫8；第十二测试衬 垫12连接一个第二场效应晶体管14的衬底端，第十一测试衬垫11连接所 述第二场效应晶体管14的漏极或源极，第十测试衬垫10连接所述第二场 效应晶体管14的源极或漏极，第九测试衬垫9连接所述第二场效应晶体管 14的栅极，所述第九测试衬垫9通过一个第二金属天线16连接到第五测试 衬垫5，所述第一金属天线15和第二金属天线16为蛇形，在所述第五测试 衬垫5与所述第八测试衬垫8之间，第一金属天线15和第二金属天线16 相互重叠。

图3所示的实施例中，还包括一些悬空的测试衬垫，如图2中的第五 测试衬垫5和第八测试衬垫8，所述第一金属天线和所述第二金属天线可以 绕过这些测试衬垫。