[发明专利]2T嵌入式浮栅电可擦写只读存储器

说明书

技术领域

本发明涉及半导体集成电路中的非挥发性存储器，特别涉及半导体集成电路中的一种2T嵌入式浮栅电可擦写只读存储器。

背景技术

如图1图2和表1所示，在现有技术中，EEPROM通过外围电路提供两个高压VPPH和VPPL，以及电源电压VDD。通常VPPH比VPPL高2-3V左右。已有技术中，一般在传输管(图中未显示)的栅极施加高压VPPH，漏端施加VPPL，使VPPL完全传输到传输管的源端；如果没有高压VPPH，直接在传输管的栅极上加高压VPPL，漏断的VPPL传输到源极时会损失衬底负压的Vth，也就是2-3V。源线(source line)在存储管EF的漏端，位线(bit line)在选择管N1的漏端。

如表1所示，对存储器实现写入(write)操作时，在位线上加VPPL，而在选择管N1的栅极加VPPH，使VPPL传输到存储管EE的漏端。同时控制栅极(control gate)上加0V，源线空接(open)。表1：

对存储器实现擦除(erase)操作时，在控制栅上加VPPL，位线加0V；同时选择管上加VPPH导通，源线加0。

当读取(read)存储器数据时，选择管N1的栅极作为字线，加VDD使其导通，在位线上加一个低电压读取该存储器的电流状态，源线加0V，高电流状态为“1”，低电流状态为“0”。

在目前的2T嵌入式浮栅电可擦写只读存储器单元进行擦写的时候，需要用到很高的操作电压，VPPL通常需要大于13V，因此在内部电压供电模式下产生使用在存储管的栅极和漏极端加零压，并另一端加高压VPPL的内部高压。

所以在工艺集成中需要提供能耐高压的晶体管，如高压PMOS和高压NMOS，而且此晶体管对的耐压能力要求还要高于VPPL，通常要求晶体管的耐压超过14V。

因此在整个嵌入式的工艺中，如图2所示，需要用到包括三种电压模式，低压LV、中亚MV、高压HV模式，以及三中晶体管类型低压、中压和高压器件。这就对工艺集成提出了比较严格和复杂的要求：在一套集成的工艺流程中同时产生三种逻辑耐压器件，三种晶体管氧化层，三种晶体管沟道，并且相互之间能完全独立不受彼此影响。

发明内容

本发明所要解决的技术问题是提供一种2T嵌入式浮栅电可擦写只读存储器，能够就爱那个地内部高压产生电路使用到的晶体管的耐压要求，并且能在工艺集成的时候减少两种高压管，同时节约光掩膜版，并且节省外围电路中的电路面积。

为解决上述技术问题，本发明2T嵌入式浮栅电可擦写只读存储器的技术方案是，内部高压产生模块产生一个正电压(Vpos)和一个负电压(Vneg)，正电压(Vpos)和负电压(Vneg)之间的电势差为隧穿高电压(Vppl)，并且使存储单元发生隧穿效应。

作为本发明的进一步改进是，对存储器写入时正电压(Vpos)施加至存储管的漏端，负电压(Vneg)施加至存储管的控制栅；对存储器擦除时正电压(Vpos)施加至存储管的控制栅，负电压(Vneg)施加至存储管的漏端。

本发明通过内部产生一个正电压和一个负电压，正电压和负电压的差值能够提供足够的操作电压，对浮栅电可擦写只读存储器进行操作，从而降低对内部高压产生电路使用到的晶体管的耐压要求，从而可以节约器件成本，并且提高器件的安全性能。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为已有技术中EEPROM的工作原理示意图；

图2为已有技术中EEPROM供电电路示意图；

图3为本发明中EEPROM的工作原理示意图；

图4为本发明中EEPROM供电电路示意图。

具体实施方式

如图3和表2所示，在本发明中，由外围电路提供正电压Vpos和负电压Vneg，以及电源电压VDD，位线在存储管EE的漏端，源线在选择管N1的漏端。

表2：