[发明专利]利用锗预非晶处理来形成P-型轻度掺杂的漏极区的方法

说明书

技术领域

本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供用于制造具有超浅轻度掺杂的漏极区的MOS器件的方法和结构。但是，应认识到本发明具有宽得多的应用范围。

背景技术

集成电路已经从制造在单个硅芯片上的少量互连器件发展到数百万个器件。常规集成电路具有远超过原来设想的性能和复杂性。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，亦称器件“几何尺寸”的最小器件特征的尺寸也随着每代集成电路变得越来越小。

增加电路密度不仅改善集成电路的复杂性和性能，而且为消费者提供较低成本的部件。集成电路或芯片的制造设备可花费数亿或甚至数十亿美元。各个制造设备将具有一定的晶片生产能力，并且各个晶片会在其上具有若干集成电路。因此，通过使得集成电路的单个器件更小，可以在每个晶片上制造更多的器件，因此增加制造设备的产出。使器件更小非常具有挑战性，这是因为集成电路构造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。

这种限制的一个例子是在超浅源极漏极区处理中。随着器件线宽降低，需要控制掺杂剂的侧向扩散以防止击穿并影响器件性能。在本发明的整个说明书中特别是下文中会更详细地说明这些及其他限制。

从上可知，需要处理半导体器件的改良技术。

发明内容

根据本发明的实施方案，提供用于形成MOS器件的方法。更具体地，根据本发明的实施方案提供制造具有超浅轻度掺杂的扩散区的MOS器件的方法和结构。仅仅作为示例，本发明已经应用于制造具有65nm和更小线宽的MOS结构。但是应认识到本发明具有更宽的应用范围。

在一个具体的实施方案中，所述方法包括提供包含表面区域的半导体衬底。所述方法还形成覆盖半导体衬底的表面区域的栅极介电层。形成覆盖栅极介电层的一部分的栅极结构。在一个具体的实施方案中，所述方法利用至少栅极结构作为掩模，在半导体衬底中的轻度掺杂的漏极区内，用锗物质实施第一注入工艺以形成非晶区。所述方法还包括利用栅极结构作为掩模，用P型杂质和碳物质在轻度掺杂的漏极区中实施第二注入工艺。实施第一热过程以活化在轻度掺杂的漏极区中的P型杂质。所述方法包括形成覆盖栅极结构一部分的侧壁隔离物结构，和利用栅极结构和侧壁隔离物作为掩模层，用第一杂质实施第三注入工艺以在邻近栅极结构的半导体衬底的表面区域附近形成有源源极/漏极区。所述方法还包括实施第二热过程以活化在有源源极/漏极区中的第一杂质。优选的是，MOS器件的特征在于65nm或更小的线宽。

通过本发明实现了相对于常规方法的许多优点。例如，本发明的技术易于利用基于常规技术的工艺。在一个具体的实施方案中，本发明的方法允许具有减小的瞬间增强扩散特征(profile)的LDD区域。在一些实施方案中，所述方法提供以芯片(die)/晶片计的更高的器件产率。在一些实施方式中，所述方法提供具有改进的阈值漏电流、Idsat和Ioff等的MOS器件。另外，所述方法提供与常规处理技术相容而基本上不改变常规设备和工艺的方法。基于所述实施方案，可以实现这些优点中的一种或多种。在本发明的整个说明书中特别是下文中会更详细地说明这些及其他优点。

参考下文的详细说明和附图可以更完全地理解本发明的各种其他目的、特征和优点。

附图说明

图1是说明根据本发明的一个实施方案形成MOS器件的超浅轻度掺杂的漏极区的方法的简化流程图。

图2-7是说明根据本发明一个实施方案的制造具有超浅轻度掺杂的漏极区的MOS器件的方法的简图。

图8是说明根据本发明一个实施方案的MOS器件结构的简图。

图9-15是举例说明根据本发明实施方案的实验结果的简图。

具体实施方式

根据本发明，提供包括用于制造半导体器件的方法和所得结构的技术。更具体地，本发明提供用于形成制造集成电路的超浅结MOS器件的方法和结构。仅仅作为示例，本发明已经应用于制造利用超浅轻度掺杂的漏极几何结构的超浅结MOS器件。本发明已经应用于具有65nm和更小线宽的MOS结构的制造。但是应认识到本发明具有更宽的应用范围。