[发明专利]采用运算放大器共享的低功耗流水线模数转换器

说明书

技术领域

本发明属集成电路技术领域，具体涉及一种采用运算放大器共享的低功耗流水线模数转换器

背景技术

高速度、低功耗模数转换器的设计是如今混合信号系统芯片设计中的总体发展趋势，它在数据通信、液晶显示驱动、SOC系统、10/100兆以太网等方面都有着广泛的应用。在众多种类的模数转换器电路结构中，流水线结构以其在速度、精度和功耗方面的折衷优势而成为首要选择。

流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输出合并成为最终的转换结果。图1是一个传统每级1.5位的流水线结构模数转换器的结构示意图，流水线每一级的结构和功能都相同。每一级子模块都将前一级的输出作为本级子模数转换器的输入，并同时量化出2位的数字信号。每级量化的数字信号一方面作为本级的输出，另一方面作为数模转换器(DAC)的输入，使得DAC的输出产生对应于这2位数字信号的模拟信号，然后从本级的输入信号中减去DAC的输出信号，再乘以2倍因子作为本级输出，也即下一级的输入。每级的传输曲线有两个量化阈值电压，分别为正负参考电压的1/4倍(+VR/4和-VR/4)，通过两个比较器产生两位的数字输出，系统每级的余量转移曲线如图2所示。2位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。

对于传统的1.5比特每级流水线模数转换器，要求达到n比特转换精度的话，需要流水线n-1级和一个采样保持级。一般最后一级流水线用两位全并行模数转换器，这样传统的n位模数转换器就需要n-1个运算放大器，并且前后两级的运算放大器是交替工作的，他们占据了整个模数转换器的主要功耗。为了减少功耗，可以将流水线中前后两级的运算放大器共享。在两相互不交迭的时钟控制下分别交替地为前后两级工作。不过共享运算放大器会积累电荷，影响精度，增加了设计难度。

发明内容

本发明的目的在于提供一种采用运算放大器共享的低功耗高速流水线模数转换器，以克服现有高速模数转换器的功耗大的问题。

本发明设计的模数转换器，由输入采样保持电路7，6级余量增益电路8、9、10、11，1级2位全并行模数转换器12，用于运算放大器共享的切换开关1、2、4、5，1’、2’、4’、5’，6个子模数转换器17、18、19、20，6个子数模转换器13～16，流水线输出时钟同步电路21和数字校正电路22构成，其结构见图3所示，图中电路系统中间的流水线结构省略。采样保持电路7和6级余量增益电路依次相连，最后一级为2位全并模数转换器12每级余量增益电路的输入端依次与各级子模数转换器相连，各级子模数转换器又依次分别与对应的各级子数模转换器相连，各子模数转换器均有两个阈值电压，得到2位数字输出，经过后级数据校正，从而得到实际结果。6个子模数转换器只需要3个运算放大器，连续的两级共用一个运算放大器，如第8、9级共用运算放大器3，第10、11级共用运算放大器6，共产生12位需校正的数据，与最后一级2位全并行模数转换器12的2位输出一起经过输出时钟同步电路21后得到14位数据，这14位数据经过数字校正电路22进行数字校正，得到最后的8位量化输出。采样保持电路7在流水线结构最前端，对输入信号进行采样，提高模数转换器处理高频信号的能力，保持信号成为阶梯的稳定值，从而降低对第1级余量增益电路和比较器的要求，同时调整信号幅度以便于后级量化。

本发明中，采样保持电路7采用栅压自举的采样开关技术和电荷充分布式采样保持结构，以提高信号输入的共模电压范围和线性度。图4是采样保持电路结构示意图，电路在双相非交叠时钟下工作。在前半周期时钟内，开关23～28导通，开关29、30、35断开，通过开关23、24对输入信号进行采样，电荷存储到电容31、32上；后半周期时钟内，开关23～28断开，开关29、30、35导通，电容31、32上的电荷转移分布到电容33、34上，存储在电容上的电荷使运放为闭环工作状态，对输入信号进行保持处理。