[发明专利]一种具有离散多晶栅结构的静电保护电路

说明书

技术领域

本发明涉及半导体器件的静电保护电路设计领域，尤其涉及可提高CMOS集成芯片的静电保护能力，且具有离散多晶栅结构的静电保护电路。

背景技术

在日常环境中，半导体器件容易受噪声干扰或异常电压侵入为其输入、输出电路，例如通过静电放电(Electrostatic discharge：ESD)所产生的“火花”，会自制作了半导体器件芯片的输入输出焊盘(I/O pad)侵入，而这种静电放电通常是在干燥环境下因触碰静电携带体而发生。这种静电产生的“火花”会以高压或强电流脉冲的形式加载在集成芯片的I/O焊盘上，对芯片内部电路造成严重的威胁，尤其对CMOS集成芯片中栅氧MOS器件具有很强破坏力。因此在制作半导体器件的集成电路芯片尤其是CMOS集成芯片的输入和输出焊盘上均需要加入ESD保护电路。

在CMOS集成芯片输入或输出焊盘上静电保护电路为提高其静电保护能力通常采用一些典型的具有较高击穿电压的器件作为静电保护电路中放电回路中放电元件。例如，典型的长沟道的MOS管、厚氧化层管以及晶闸管(SCR)等均可作为静电保护电路的放电元件。以长沟道的NMOS管作为放电元件时，它的连接方式请参阅图1。长沟道NMOS管的漏端D接CMOS集成芯片的I/O焊盘，栅端G和源端S接地。与图1对应的制作版图请参阅图2，图2中方块为对应于各有源区的接线焊盘，P阱引出区P⁺、源端S焊盘和栅端G接地，漏端D焊盘与I/O焊盘连接。对应于图2的截面图请参阅图3，P阱引出区P⁺、源端S有源区N⁺和栅端G接地，漏端D有源区N⁺与I/O焊盘连接。漏端有源区N⁺采用轻掺杂漏(N-LDD)进行制作，对应于轻掺杂漏2的部分的P阱采用P型晕环注入(P-HALO)制作。该长沟道的NMOS管存在着寄生的双极型NPN晶体管3，在静电放电时，就是利用放电元件长沟道寄生的NPN管3进行放电。当产生较大静电放电脉冲电压时，由N-LDD和P-HALO制作的2处的PN结容易反向击穿，产生衬底电流，从而利于寄生的双极型NPN管3触发导通开始放电。然而当产生大的静电电流/电压脉冲时，该静电脉冲就可导致放电元件N-LDD和P-HALO制作的2处的PN结容易损害，从而使得静电放电电路不能正常工作。

若静电放电元件以PNPN晶闸管为例，请参见图4。图4中晶闸管P端与CMOS集成芯片I/O焊盘连接。与图4对应的制作版图请参见图5。制作在N阱上的P端P⁺及N阱引出端N⁺与CMOS集成芯片I/O焊盘连接，晶闸管制作在P阱上N端N⁺及P阱引出端P⁺与地连接，N阱和P阱之间可采用有源区N⁺连接。对应于图5的截面图请参阅图6。有源区N⁺5对应与图5中连接P阱和N阱的有源区N⁺，用于静电放电的晶闸管的触发导通主要取决于晶闸管NPN部分，有源区N⁺5与P阱之间的反向导通。由于这种电路结构存在着反向导通电压较高，使得整个静电保护电路的触发电压很高。当静电保护电路的触发电压较高时，就会导致CMOS集成芯片内的MOS器件已被损毁而保护电路尚未开启的问题，使得整个静电保护电路等于空设。

发明内容

本发明的目的在于提供一种具有离散多晶栅结构的静电保护电路，以解决目前静电保护电路中放电元件的触发部分有源区因高的静电脉冲损伤或放电元件触发电压过高的问题。

为达到上述目的，本发明的一种具有离散多晶栅结构的静电保护电路，该静电保护电路用于保护CMOS集成芯片，它包括具有有源区的静电放电元件，该静电放电元件接在CMOS集成芯片的I/O焊盘与地之间；该静电放电元件触发部分的有源区与CMOS集成芯片的I/O焊盘连接，该静电放电元件触发部分的有源区制作在阱上。其中，数个离散的多晶栅将述与CMOS集成芯片的I/O焊盘连接的静电放电元件触发部分的有源区离散成数个MOS管，这数个离散的多晶栅浮置。这数个MOS管的漏区采用轻掺杂漏工艺制作，对应于MOS管轻掺杂漏区部分的阱采用与MOS管漏区反型的晕环注入。数个离散的多晶栅交错排列，数个MOS管之间形成电阻网络。