[发明专利]支持可变处理速率的LTE解速率匹配与解交织的装置

权利要求书

1.一种支持可变处理速率的LTE解速率匹配与解交织的装置，包括：

缓存RAM(401)，用于缓存待处理的码块；

缓存RAM读控制器(403)，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；

解交织RAM写控制器和数据合并装置(404)，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；

解交织RAM读控制器(405)，用于控制每个解交织子RAM的读操作；

解交织RAM(402)，用于解交织“解交织RAM写控制器和数据合并装置”(404)输出的数据。

2.根据权利要求1所述的装置，其特征在于所述缓存RAM(401)由多个独立子RAM组成。

3.根据权利要求2所述的装置，其特征在于每个子RAM的宽度为M个符号，深度为解速率匹配后码块中的符号个数和子RAM宽度决定。

4.根据权利要求1所述的装置，其特征在于所述解交织RAM(402)由3个独立的子RAM组成。

5.根据权利要求4所述的装置，其特征在于每个子RAM的宽度与缓存子RAM的宽度一致，深度为。

6.根据权利要求5所述的装置，其特征在于在每个子RAM中形成C个逻辑block，其中C为32。

7.根据权利要求6所述的装置，其特征在于所述逻辑block的宽度为M个符号，深度为。

8.根据权利要求1所述的装置，其特征在于所述缓存RAM读控制器(403)的写入顺序为子RAM#0至子RAM#(N-1)。

9.根据权利要求8所述的装置，其特征在于遵循行优先于列的写入顺序。

10.根据权利要求8所述的装置，其特征在于如果RAM地址内未存有效数据，则读出0。

11.根据权利要求1所述的装置，其特征在于所述解交织RAM读控制器(405)根据逻辑block，按下列规则读出数据：

列优先block，block优先于行。

12.根据权利要求1所述的装置，其特征在于按下述规则产生片选符号：

对于输出的前K’个符号，写入子RAM#0，对于输出的后2K’个符号，间隔写入RAM#1及RAM#2。

13.根据权利要求1所述的装置，其特征在于所述解交织RAM写控制器和数据合并装置(404)产生写地址信号，决定所述M个符号应分别存入的解交织子RAM的地址。

14.根据权利要求13所述的装置，其特征在于所述写地址信号的产生规则为：

依据c＝0-31的顺序，依次向block#P(c)写入符号。

15.根据权利要求14所述的装置，其特征在于在block的写入过程中，由block的起始地址写入，遵循行优先于列，列优先于block的原则。