[发明专利]支持可变处理速率的LTE解速率匹配与解交织的装置

说明书

技术领域

本发明涉及3GPP LTE通信系统中的解速率匹配与解交织技术，特别涉及支持可变处理速率的LTE解速率匹配与解交织的装置。

背景技术

本发明应用于图1所示的3GPP LTE通信系统中，涉及3GPP LTE通信系统中的解速率匹配与解交织方法及相关技术。

如图2所示，3GPP LTE通信系统中发送侧的速率匹配模块由块交织、比特收集、比特选择与发送子模块组成：

块交织：设Turbo编码器输出的S、P1及P2比特的个数均为K＇。对Turbo编码器输出的S、P1和P2比特分别进行交织。交织器输出的S、P1、P2块的比特个数均为RC。其中R为交织矩阵行数，C为交织矩阵列数，N_d＝RC-K’，为交织器加入的填充比特的个数。

比特收集：对块交织器输出的S、P1和P2比特进行比特收集，形成一个编码块。收集准则为：所有S比特位于编码块的前RC位置，在后2RC位置间隔存放P1及P2比特。

比特选择与发送：由比特收集的结果形成大小为3RC的循环Buffer(Circular Buffer)。根据重传序号rv_idx和交织矩阵行数R决定此次传送的比特的起始位置k₀。k₀的计算方法为：k₀＝R×(24×rv_idx+2)。该码块传送的比特个数设为Krm。

以上过程的具体技术细节参见3GPP TS 36.212标准。

针对以上过程，在接收端做解速率匹配与解交织时，一般方法是针对输入符号进行顺序解速率匹配及解交织处理。然而，在硬件实现的过程中，目前方法存在以下问题：

设待处理编码块的符号个数为Krm，则解速率匹配的过程一般需要Krm个时钟完成。相对于后续处理过程(解交织、HARQ合并等)，Krm的值并不固定，且不同传输码块(Transport block)间编码块(Code block)的Krm值可能差异较大。这导致解速率匹配、解交织、HARQ合并等模块间的处理速度不匹配，很难用高效的流水(Pipe Line)方式实现，且模块间的控制逻辑复杂。

基于符号顺序处理的解速率匹配方式处理速度固定，难以灵活满足具体时钟频率、硬件接口及硬件资源的要求。对于总体处理速度要求较高的系统，解速率匹配模块将成为整体处理速度的瓶颈。

由于双口RAM(DPRAM)一个时钟最多只能同时进行两个地址的读或写操作，这导致基于目前解速率匹配方法的并行处理更加困难，难以满足高速处理的系统要求。

基于以上考虑，在3GPP LTE通信系统中，符合硬件资源限制，可根据系统要求灵活设计处理速率且逻辑简单的解速率匹配与解交织方法及装置是需要进一步解决的问题。

在3GPP LTE通信系统中，目前的方法在接收端做解速率匹配与解交织时，一般是针对输入符号进行顺序解速率匹配及解交织处理。然而，在硬件实现的过程中，目前的方法存在以下问题：

设待处理编码块的符号个数为Krm，则解速率匹配的过程一般需要Krm个时钟完成。相对于后续处理过程(解交织、HARQ合并等)，Krm的值并不固定，且不同传输码块间编码块的Krm值可能差异较大。这导致解速率匹配、解交织、HARQ合并等模块间的处理速度不匹配，很难用高效的流水(Pipe Line)方式实现，且模块间的控制逻辑复杂。

基于符号顺序处理的解速率匹配方式处理速度固定，难以灵活满足具体时钟频率、硬件接口及硬件资源的要求。对于处理速度要求较高的系统，解速率匹配模块将成为整体处理速度的瓶颈。

由于双口RAM(DPRAM)一个时钟最多只能同时进行两个地址的读或写操作，这导致基于目前解速率匹配方法的并行处理更加困难，难以满足高速处理的系统要求。

发明内容

本发明的目的是提供一种支持可变处理速率的LTE解速率匹配与解交织方法及装置

为实现上述目的，一种支持可变处理速率的LTE解速率匹配与解交织的装置，包括：

缓存RAM，用于缓存待处理的码块；

缓存RAM读控制器，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；

解交织RAM写控制器和数据合并装置，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；

解交织RAM读控制器，用于控制每个解交织子RAM的读操作；