[发明专利]形成到晶体管的布线的方法以及相关的晶体管

说明书

技术领域

[0001]本发明主要涉及集成电路(IC)芯片制作，以及更具体而言，涉及形成到晶体管的布线的方法以及相关晶体管。

背景技术

[0002]在当前的场效应晶体管(FET)技术中，对于持续的尺寸缩放来说，FETs与第一金属层之间的接触正在成为主要的问题。尤其是，为了实现接触以到达相邻的FETs的栅极之间的源/漏区，它们必须极其地高。因此，它们必须被制成具有极其陡峭的侧壁、非常高的纵横比、非常微小的横切面积以及非常严格的对准公差，以将其挤压到栅极之间可获得的狭小空间内。此外，每个接触在其自身与栅极之间具有大量的寄生电容，使FET性能降低。另外，由于接触尺寸小、纵横比高，其具有高的和潜在地非常不同的电阻，也使得PET的性能降低。在应力/应变产生层内接触也需要空穴，松弛一些应力/应变并降低FET性能。另外，先进晶体管设计可以包括需要更高的纵横比接触的新的结构(例如，FINETs、三闸晶体管等)。总的来说，上述器件的处理更加复杂，期望新的方法简化其制做。

[0003]在制造高度互连三维(3D)IC芯片的过程中，将来自不同的硅基片的多层电路键合在一起是有利的。这可以以前端-前端或前端-后端的方式进行。前端-前端键合是更可取得，这是因为其不需要额外的操作晶片(handle wafer)，但是接触上述器件通常需要两个器件层之间的额外的布线层。额外层增加了复杂性、成本和尺寸。

发明内容

[0004]本发明披露了到晶体管的布线的方法以及相关的晶体管。在一个实施例中，本发明包括形成到晶体管的布线的方法，该方法包括：利用作为所设计的布局(layout)的镜象的掩模，在绝缘体上半导体(SOI)基片上形成晶体管，该形成过程包括形成栅极和每个栅极的源/漏区以及沟道，SOI基片包括绝缘体上半导体(SOI)层、埋式绝缘体层以及硅基片；在晶体管上形成电介质层；将电介质层键合到另一基片上；从SOI基片除去硅基片到埋式绝缘体层；从栅极的沟道一侧形成与源/漏区和栅极的每一个的接触；以及形成到栅极的沟道一侧上的接触的至少一个布线。

[0005]本发明的第一方面提供了形成到晶体管的布线的方法，该方法包括：利用作为所设计的布局的镜象的掩模，在绝缘体上半导体(SOI)基片上形成晶体管，该形成过程包括形成栅极和每个栅极的源/漏区以及沟道，SOI基片包括绝缘体上半导体(SOI)层、埋式绝缘体层以及硅基片；在晶体管上形成电介质层；将电介质层键合到另一基片上；从SOI基片层除去硅基片到埋式绝缘体；从栅极的沟道一侧形成与源/漏区和栅极的每一个的接触；以及形成到栅极的沟道一侧上的接触的至少一个布线。

[0006]本发明的第二方面提供了晶体管，包括：栅极；源/漏区；与栅极相邻俄沟道；以及与源/漏区和延伸自晶体管的沟道一侧的栅极中的至少一个接触的触点。

[0007]本发明的第三方面提供了形成晶体管的方法，该方法包括：利用作为所设计的布局的镜象的掩模，在位于硅基片上的刻蚀停止层上的半导体层上形成晶体管，该形成包括形成栅极和每个栅极的源/漏区；在晶体管上形成绝缘层；将电介质键合到另一基片上，另一基片包括以下之一：空白基片(blank substrate)以及包括下列至少一个：器件和构图于其中的布线，的基片；去除硅基片直到刻蚀停止层；形成穿过刻蚀停止层到达源/漏区和栅极的每一个的接触，其中接触形成包括：对接触通孔进行构图和刻蚀，穿过刻蚀停止层到达源/漏区和栅极的每一个，刻蚀穿过源/漏区以暴露其导体并穿过或到达栅极以暴露其导体，其中导体包括：a)对源/漏区，源/漏区的硅化物，以及b)对栅极：b1)栅极包括多晶硅的情况，栅极的硅化物，或b2)栅极包括金属的情况，栅极的金属，并且在接触通孔内形成金属；以及形成到接触的至少一个布线。

[0008]本发明的说明性方面被设计用于解决此处所描述的问题和/或未被讨论的其他问题。

附图说明

[0009]结合描述本发明的各个实施例，从本发明的各个方面的下列详述，将更加容易地理解本发明的上述和其他特征，其中：

[0010]图1A-B显示了在SOI基片上形成晶体管的实施例。

[0011]图2显示了根据一个实施例的基片到SOI基片的键合。

[0012]图3显示了根据一个实施例的对SOI基片的硅基片的去除。

[0013]图4A-D显示了与沟道相邻的层的替代实施例。

[0014]图5显示了根据一个实施例的接触通孔。