[发明专利]集成电路与放电电路

权利要求书

1. 一种集成电路，包括：

一存储器装置，包括：

一存储器单元；

一阱区电压线，耦接至上述存储器装置的一阱区；

一第一极电压线，耦接至上述存储器单元的一第一第一极；以及

一第一电压源，用于在一抹除阶段时，供应一第一电压至上述阱区电压线，并于上述第一极电压线耦合出一耦合电压，其中上述第一电压足以抹除上述存储器单元中储存的一数据；以及

一放电电路，用以在上述抹除阶段结束后将上述阱区电压线与上述第一极电压线放电，上述放电电路包括：

一第一开关电路，耦接于上述阱区电压线、上述第一极电压线以及一第二电压源之间，其中上述第二电压源供应小于上述第一电压与上述耦合电压的一第二电压；

一第二开关电路，耦接于上述第一开关电路与一参考位准之间，其中上述参考位准小于上述第一电压；

一第一控制电压源，耦接至上述第一开关电路，于一第一放电阶段供应一第一控制电压以导通上述第一开关电路，使得上述阱区电压线与上述第一极电压线耦接至上述第二电压源；以及

一第二控制电压源，耦接至上述第二开关电路，于一第二放电阶段供应一第二控制电压以导通上述第二开关电路，使得上述阱区电压线与上述第一极电压线耦接至上述参考位准。

2. 如权利要求1的集成电路，其中上述第一开关电路包括：

一第一晶体管，耦接至上述阱区电压线，且具有一第一栅极；

一第二晶体管，耦接至上述第一极电压线，且具有一第二栅极；以及

一第三晶体管，耦接至上述第二电压源，且具有一第三栅极，其中上述第一栅极、上述第二栅极以及上述第三栅极分别耦接至上述第一控制电压源，且上述第二开关电路与上述第一晶体管、上述第二晶体管以及上述第三晶体管耦接于一连接点。

3. 如权利要求2的集成电路，其中上述第二开关电路为一第四晶体管，耦接于上述连接点与上述参考位准之间，并具有一第四栅极耦接至上述第二控制电压源。

4. 如权利要求2的集成电路，其中上述存储器装置还包括：

一位线，耦接至上述存储器单元的一第一第二极；以及

一第五晶体管，具有耦接至一选择电压线的一第五栅极、耦接至上述位线的一第二第一极，以及耦接至一源漏极电压线的一第二第二极，其中上述源漏极电压线还耦接至上述连接点，并且上述选择电压线耦接至上述第一控制电压源。

5. 如权利要求2的集成电路，其中在上述第一放电阶段时，上述第一晶体管导通并产生自上述阱区电压线流至上述连接点的一第一电流，上述第二晶体管导通并产生自上述第一极电压线流至上述连接点的一第二电流，以及上述第三晶体管导通并产生自上述连接点流至上述第二电压源的一第三电流。

6. 如权利要求3的集成电路，其中在上述第二放电阶段时，上述第四晶体管导通并产生自上述连接点流至上述参考位准的一第四电流。

7. 如权利要求1的集成电路，其中上述第一控制电压在上述第一放电阶段与上述第二放电阶段具有高逻辑位准，并且上述第二控制电压在上述第一放电阶段具有低逻辑位准而在上述第二放电阶段具有高逻辑位准。

8. 如权利要求1的集成电路，其中上述第一控制电压介于8V～17V之间。

9. 如权利要求4的集成电路，其中上述阱区电压线、上述第一极电压线、上述位线以及上述源漏极电压线于上述第一放电阶段具有介于上述第一电压与上述参考位准的电压位准，并且于上述第二放电阶段具有约略等于上述参考位准的电压位准。

10. 如权利要求1的集成电路，其中上述存储器装置为快闪存储器。

11. 如权利要求4的集成电路，其中上述第五晶体管为一中电压的MOS晶体管。