[发明专利]用于一半导体装置的成形方法及半导体装置

说明书

技术领域

本发明涉及一种用于一半导体装置的成形方法及半导体装置；特别是一种用于一半导体装置的成形方法及半导体装置。

背景技术

随着电子产品的功能及应用演进及消费者对外形的要求，集成电路的封装亦日趋高密度且微小，甚而自二维向三维发展，是故业界研发出了晶圆级封装(WaferLevel Package，WLP)、三维封装、多晶片封装(Multi-Chip Package)和系统级封装(System In Package)等封装技术。

而根据应用需求的不同，可分为平面式的多晶片模组(Multi-Chip Module)、多晶片封装(Multi-Chip Package)以及立体堆叠式封装(3D stacked package)。其中立体堆叠式封装使数片晶片以堆叠的方式组合，可更有效率地缩减封装面积，且能同时缩减整体尺寸及重量，符合轻薄短小的需求，是故渐为业界所采用。

以已知的晶圆级的立体集成电路或堆叠封装为例，为了在晶圆级晶片尺寸封装(Wafer Level Chip Scale Package，WLCSP)上下达到电性导通，其制程相当复杂，其流程图如图1所示，相关剖面附图则如图2A至图2H所示。制程中，主要需做两次激光钻孔，再加上进行一次电镀。

更详细而言，于步骤101中，先于晶粒的基材201(剖面图如图2A所示)上激光钻孔以形成通孔203(via hole)，此为第一次激光钻孔，其剖面图如图1B所示。接着于步骤103中形成一介电层205于基材201的周围表面，且此介电层205恰可填满通孔203，其剖面图如图2C所示。接着如图2D所示，执行步骤105以在填满介电层205的通孔203再进行一次激光钻孔，此为第二次激光钻孔，以去除填充于通孔203内的部分介电层205，使通孔203再次贯通。需特别说明的是，第二次钻孔后的内壁仍有部分介电层205保留于其上，以作为绝缘之用。最后如图2E所示，执行步骤107以在介电层的通孔203中电镀，于通孔203中形成柱状的导电结构207。于步骤109中，柱状的导电结构207两端更电镀或印刷上焊锡209，形成如图2F所示的结构。至此，便可形成单一具有导电结构207的晶圆。

当进行步骤111的立体堆叠时，将数片晶圆叠置，此时每片晶圆中导电结构207两端的焊锡209恰相对应，如图2G所示。是故最后执行步骤113，进行熔融焊接便可使各个品圆电性连接，如图2H所示。

然而，此种已知半导体装置成形方法过程中，需采用两次激光钻孔，而激光钻孔机的价格及开机费用极高。另一方面，将介电层填入通孔较为不易。此外，第二次激光钻孔时，需准确对位，以免误钻；而当在通孔内电镀导电层时，导电层容易不均匀，平坦度较低。上述各问题，均成为此业界极大的成本及制程负荷。

有鉴于此，提供一种制程花费较低的半导体装置的成形方法及所成形的半导体装置，乃为此一业界亟待解决的问题。

发明内容

本发明的一目的在于提供一种用于一半导体装置的成形方法，包含下列步骤：(a)形成一导电凸块(bump)于一底材的一表面上；(b)形成一介电层于导电凸块的一周围表面；(c)设置底材于一基材的一表面上，使具有介电层的导电凸块适容置于基材的一通孔中；以及(d)去除底材。

本发明的另一目的在于提供一种半导体装置，包含一基材、一半导体集成电路、一导电结构。基材贯设一通孔，通孔具有一第一纵向尺寸。半导体集成电路设置于基材中。导电结构设置于通孔中，以与半导体集成电路电性连接。导电结构包含一导电凸块以及一介电层。导电凸块具有一第二纵向尺寸，且第二纵向尺寸基本上大于第一纵向尺寸。介电层仅包覆于导电凸块的一周围表面，且与通孔的一侧壁密接。

本发明的再一目的在于提供一种半导体装置，包含一基材、一半导体集成电路以及一导电结构。基材贯设一通孔，通孔具有一第一纵向尺寸。半导体集成电路设置于基材中。导电结构设置于通孔中，以与半导体集成电路电性连接。导电结构包含一导电凸块以及一介电层。导电凸块具有一第二纵向尺寸，且第二纵向尺寸基本上大于第一纵向尺寸。介电层包覆于导电凸块的一周围表面及基材的一表面上，其中包覆于导电凸块的周围表面的介电层与通孔的一侧壁密接。

由于本发明仅需于基材上施行一次激光钻孔，是故成本可大幅降低，亦不会有第二次钻孔的对位问题。

为让本发明的上述目的、技术特征和优点能更明显易懂，下文以较佳实施例配合附图进行详细说明。

附图说明

图1为已知半导体装置的成形流程图；

图2A至图2H为已知半导体装置成形示意图；