[发明专利]半导体装置,以及用于测试半导体装置的测试电路和测试方法

说明书

技术领域

本发明涉及一种半导体装置，以及用于测试半导体装置的测试电路和测试方法。更具体地，本发明涉及一种半导体装置，用于处理与展频时钟(SSC)同步输入的串行数据，以及涉及用于测试该半导体装置的测试电路和测试方法。

背景技术

当电子设备中的时钟发生器产生单个频率时，频率和谐波分量的辐射就会增加。因此，展频时钟发生器被用于对时钟进行频率调制，并且因此降低了非必要的辐射的峰值以及降低了EMI(电磁干扰)。

作为根据相关技术的展频时钟发生器的一个例子，日本特开专利申请JP-P2005-4415A(相应于US2004252751A1)披露了一种展频时钟发生器。该JP-P2005-4415A中所述的展频时钟发生器使用控制器和相位插值器，并且因此生成展频时钟，而不使用压控振荡器(VCO)。

近年来，由于工作频率的速度更高以及并行总线中的位之间的变形变得更严重，因此在各位之间不存在变形的串行接口受到欢迎，并且被用在典型的可用个人计算机(PC)等中。例如，SATA(串行高级技术附件)被用作硬盘与CPU之间的接口标准。该SATA为第一代串行接口标准，其通信速度为1.5Gbps，并且包括展频时钟的标准作为EMI对策，以被用在PC等中。

标准接口中使用的串行器/解串器(SerDes)包括上面的展频时钟发生器，并且与展频时钟同步地输出转换后的串行数据。此外，为了输出跟踪该展频时钟的并行数据，该解串器包括CDR(时钟和数据恢复)电路。

作为根据相关技术的CDR电路的一个例子，日本特开专利申请JP-P2005-5999A(相应于US2004252804A1)披露了一种时钟和恢复电路。该JP-P2005-5999A中描述的CDR电路通过频率跟踪循环和相位跟踪循环对串行数据进行反馈处理，其中通过使用展频时钟对该串行数据进行频率调制。接着，恢复与该串行数据同步的时钟。因此，该JP-P2005-5999A中描述的CDR电路能够在进行了频率调制的串行数据之后输出并行数据。

另一方面，如在日本特开专利申请JP-P2005-233933A(相应于US2005 156586A1)中所述，众所周知的就是回送测试作为SerDes的测试方法。在JP-P2005-233933A描述的测试方法中，首先串行器将来自模式发生器的模式数据(并行数据)转换为串行数据，并由解串器将该串行数据转换为并行数据。接着，由该模式比较器对该模式数据和转换后的并行数据进行比较，并判断一致/不一致。

下面将描述包括有CDR电路和SSCG的SerDes 300的回送测试操作。图1为显示根据相关技术的测试电路的结构的方框图。这里，该SerDes 300被包括在LSI 100中，并且包括：解串器110，其包括CDR电路160；以及串行器12，其包括SSCG 17。此外，该LSI 100包括模式发生器13以及模式比较器14，其被用作回送测试电路400。串行器12对模式发生器13输出的模式数据3进行串行转换，并被输出作为串行数据4。这时，该SSCG 17对输入的参考时钟信号1进行频谱扩展以生成扩展频谱时钟。该串行器12与该扩展频谱时钟同步地输出串行数据4。

该CDR电路160根据该串行数据4恢复同步时钟。该解串器100与该串行数据4的同步位同步地将从串行数据4转换来的并行数据5输出给模式比较器14。该模式比较器14将该模式数据3与并行数据5进行比较。如果该模式数据3与并行数据5一致，则该模式比较器14输出判断信号6，其中该判断信号6表示“Pass(通过)”。如果该模式数据3与并行数据5不一致，则该模式比较器14输出判断信号6，其中该判断信号6表示“Fail(故障)”。该回送测试能够被用于测试CDR电路160的时钟数据恢复性能。

我们已经发现了如下的实际情况。图2A和2B为根据相关技术的回送测试的时序图。图中示出了CDR电路160正常工作时的回送测试的判断结果。图2A示出了当SSCG 17正常工作时的展频时钟的调制偏差曲线，可以被CDR电路160跟踪的频率极限值(SSC容差下限值)，以及Pass/Fail判断信号6。图2B示出了当SSCG17工作异常时的展频时钟的调制偏差，可以被CDR电路160跟踪的频率极限值(SSC容差下限值)，以及Pass/Fail判断信号6。