[发明专利]闪存装置的编程方法

说明书

本申请案主张2007年4月3日韩国专利申请案第10-2007-032838号的优先权，在此并入全文参照。

技术领域

本发明涉及一种闪存装置，更特别地，涉及一种防止干扰现象而不增加编程(program)速度的编程方法。

背景技术

近年来，对于可电气编程与擦除及保留数据、甚至在电源切断时不会遗失数据的半导体内存装置的需求已逐渐增加。此外，为了发展可储存许多数据的大容量内存装置，已研发出高度整合技术的存储单元。为此，有人提出一种NAND型闪存装置，其中多个存储单元以串联方式连接形成一串且多个该串形成一个存储单元阵列。

一般而言，闪存单元包括：一栅极，其中穿隧(tunnel)绝缘层、浮动栅极、介电层及控制栅极堆栈于半导体基板上；及一接合区，通过该半导体基板形成于该栅极的二侧上。在热电子(hot electrons)被注入该浮动栅极中时，该闪存单元被编程，并且在该注入的电子由F-N穿隧而放电时，该闪存单元被擦除。

更详细地，在NOR型快闪的情况中，在下列状态下：存储单元与半导体基板的源极区，亦即，主体区域(bulk region)被接地，施加正的高压(亦即，编程电压Vpp)(例如，15V到20V)至控制栅极，及施加用以编程的电压(例如，5到6V)至存储单元的漏极，执行闪存单元的编程操作。在NAND型快闪的情况中，在下列状态下：施加正电压至连接多个存储单元的串结构的单元阵列的漏极选择线，施加0V电压至该串结构的单元阵列的源极选择线，及施加0V至位线与该基板，及施加15V到20V的编程电压至字线，执行闪存单元的编程操作。

图1为一般闪存装置的单元阵列的电路图。

第一到第十六单元c1到c16、串选择晶体管d与源极选择晶体管s串联连接至第一串st1。通过该串选择晶体管d，第一单元c1具有连接至第一位线b1的漏极，且通过该源极选择晶体管s，该第十六单元c16具有连接到共同源极线s1的源极。第二串st2具有相同于该第一串st1的结构。存在于相同纵向方向(位线的垂直方向)线中的单元的栅极连接于对应字线。虽然图式中没有说明，但多个串形成闪存。

针对编程操作，施加0V接地电压至被选择的位线，及施加电力供应电压Vcc至未选择的位线。此外，施加编程电压Vpgm(例如18V)至被选择的字线，施加电力供应电压(例如4.5V)至漏极选择线DSL1，及施加接地电压0V至源极选择线SSL1。该未选择的字线也被施加通过电压Vpass(例如10V)。以这些电压条件来分别编程被选择的存储单元。

在闪存装置的编程方法中，编程单元的阈值电压分布是重要的。具有太高阈值电压的编程单元能以特定读取电压Vread来关闭。因此，可能存在无法执行旁通(bypass)功能的情况。上述现象是由于单元在相同的编程电压中具有非常高的编程速度所致。因此，为了防止该现象，通过增量步阶脉冲编程(ISPP)法一致地控制存储单元的阈值电压分布，其中在具有快编程速度的单元的情况下，以比较低的编程电压执行编程操作，及在具有慢编程速度的单元的情况下，以比较高的编程电压执行编程操作。

然而，依处理程序变动，例如，影响编程速度的穿隧绝缘层的厚度，而可改变内存装置中单元的编程速度。因此，ISPP方法中的起始偏压以非常低的电压开始，藉以包括所有这些过程变动。换言之，若整体编程速度由于过程变动而为快速时，则起始偏压一开始即从低电压开始。在单元具有较慢的编程速度的情况下，编程电压必须增加。

图2说明使用增量步阶脉冲编程(ISPP)操作所执行的编程操作。X轴表示执行编程周期的数量，及Y轴表示已被适当编程的单元的百分比。所有存储单元在八个编程周期之后被编程。

在ISPP方法中，如图2中所示，整体编程操作时间增加。例如，若起始偏压在低电压1.5V开始，则增加对应1.5V的编程周期数。若Vstep为0.3V且编程周期为50μs，则增加编程操作时间约250μs。也会产生编程干扰现象，其中单元禁止(cell-inhibited)的单元受到浅编程(shallow program)且擦除单元失去其特性。编程操作的结束偏压针对具有慢的编程速度的单元而设定。因此，具有快的编程速度的单元即使在相同的结束电压上也可能发生失去擦除单元的特性的问题。

发明内容

因此，本发明涉及一种闪存装置的编程方法，其中其可改善编程操作速度，及通过一致地保持编程周期数在阈值电压中不会变动而防止干扰现象，且不会增加编程速度。