[发明专利]双栅场效应晶体管及其形成方法

说明书

技术领域

[0001]本发明涉及半导体器件的接触，更确切地说，涉及具有亚光刻尺度(sub-lithographic dimension)的金属半导体合金(诸如，比如，硅化物或锗化物)接触，其用于金属氧化物半导体场效应管(MOSFET)的源区和漏区。本发明还涉及制造用于MOSFET的源区和漏区的亚光刻接触的方法。

背景技术

[0002]双栅MOSFET比传统单栅MOSFET具有更好的等比例缩放特性。两个栅极优选地由自对准工艺来限定以最小化寄生电容。这样的结构的例子被描述于，比如，Solomon等人的名为“Method formaking single and double gate field effect transistors with sidewallsource-drain contacts”的美国专利5,773,331中，以及Cohen等人的名为“Double-gate FET with planarized surfaces and self-alignedsilicides”的美国专利6,642,115中。

[0003]附图1显示了一般的双栅MOSFET结构其包含背栅A103、背栅电介质A104、一般为硅的半导体、沟道A105、顶栅电介质A107，以及顶栅A108。硅化物A109和A114被形成于顶栅A108以及源区和漏区A115上方。背栅A103的有用部分是与沟道区A105重叠的那段。该段的长度在附图1中被标注为L_bg。该段中在背栅A103和沟道A105之间的电容为C_bg。这是有用电容，因为它使得背栅能够控制沟道中的电荷。背栅A103横向延伸两段长度L_{ext_s}和L_{ext_d}。长度L_{ext_s}(以及类似地L_{ext_d})主要由源区/漏区A115的横向延伸的尺寸加上等于间隔件(spacer)A111的印迹(footprint)的少量增量所确定。背栅A103与源区和漏区A115之间的电容分别为C_{ext_s}和C_{ext_d}。该电容，也被认为是背栅到源/漏的重叠电容，是寄生电容并且需要被最小化以提高半导体器件的总体速度。

[0004]为了减少对背栅的重叠电容，源区和漏区的横向尺度需要被最小化。比如，在Solomon等人的专利中，硅加高源-漏(siliconraised source-drain)间隔件被形成使得重叠面积被减少为间隔件印迹的重叠面积。

[0005]然而，难以通过后续的金属化来与亚光刻源区和漏区接触。“亚光刻”，是指尺度其小于能被传统光刻限定的最小特征尺寸。

[0006]由于前述原因，所以需要提供具有减小的源/漏到背栅重叠电容的双栅MOSFET。本发明提供一种方法，其可以通过使源区和漏区的尺寸像间隔件的印迹一样小来减少重叠电容。另外，本发明还提供一种对这些亚光刻区形成金属半导体合金(诸如，例如硅化物或锗化物)并金属化的技术。

发明内容

[0007]本发明提供具有亚光刻尺寸(约0.1微米量级或更少)的源区和漏区的平面双栅FET，对于该具有亚光刻尺寸的源区和漏区制造了自对准金属半导体合金(诸如，例如硅化物或锗化物)和金属接触。

[0008]本发明的结构和方法相对于现有技术具有若干优点。第一，本发明最小化了源区、漏区与背栅之间电容的寄生分量。第二，本发明提供了自对准硅化物(SALICIDE)工艺，用于在源区、漏区和顶栅上方形成硅化物(或者其它金属半导体合金)区，其避免了光刻。第三，本发明的方法将金属接触形成到源区和漏区的金属半导体合金(诸如，例如硅化物或锗化物)区而无需使用光刻。

[0009]在本发明的第一方面中，提供一种半导体结构诸如双栅场效应晶体管(FET)，包括：

单晶半导体沟道；

位于半导体沟道两侧上的顶栅和背栅，用于控制通过半导体沟道的电流；

半导体沟道邻接的源区和漏区，所述源区和漏区具有由间隔件印迹限定的横向尺寸；

金属半导体合金区，位于源区、漏区、以及非必要地、顶栅上方；以及

连接到所述金属半导体合金区边缘的掩埋金属线(buried metalline)。

[0010]在一些实施方案中，本发明结构还包括连接到掩埋金属线的金属短截线(metal stud)。