[发明专利]双栅场效应晶体管及其形成方法

权利要求书

1.一种双栅场效应晶体管(FET)，包括：

单晶半导体沟道；

位于半导体沟道两侧上的顶栅和背栅，用于控制通过半导体沟道的电流；

半导体沟道邻接的源区和漏区，所述源区和漏区具有由间隔件印迹限定的横向尺寸；

至少位于源区、漏区上方的金属半导体合金区；以及

连接到所述金属半导体合金区边缘的掩埋金属线。

2.如权利要求1所述的双栅FET，还包括连接到掩埋金属线的金属短截线。

3.如权利要求1所述的双栅FET，其中，所述半导体沟道包括含Si半导体，所述金属半导体合金包括硅化物。

4.如权利要求1所述的双栅FET，其中，所述顶栅和所述底栅由掺杂的多晶硅或掺杂的SiGe组成。

5.如权利要求1所述的双栅FET，还包括，位于所述顶栅与所述半导体沟道之间的顶栅电介质，以及位于所述底栅与所述半导体沟道之间的底栅电介质。

6.如权利要求1所述的双栅FET，其中，所述掩埋金属线包括Ni、Ti、Pt、W和Co中的一种。

7.如权利要求1所述的双栅FET，其中，所述金属半导体合金是NiSi、CoSi₂、TiSi₂和PtSi₂中的一种。

8.如权利要求1所述的双栅FET，还包括形成于所述源和漏的顶上的加高源和加高漏。

9.如权利要求2所述的双栅FET，其中，所述金属短截线包括Al、W、Cu或AlCu。

10.一种双栅场效应晶体管(FET)，包括：

单晶Si沟道；

Si沟道两侧上的顶栅和背栅，用于控制通过Si沟道的电流；

Si沟道邻接的源区和漏区其与，所述源区和漏区具有由间隔件印迹限定的横向尺寸；

形成于所述源和漏的顶上的加高源和加高漏；

在源区、漏区、以及顶栅上方的硅化物区；

连接到所述硅化物区的边缘的掩埋金属线；以及

连接到掩埋金属线的金属短截线。

11.如权利要求10所述的双栅FET，其中，所述顶栅和所述底栅包括掺杂的多晶硅或掺杂的SiGe。

12.如权利要求10所述的双栅FET，还包括：位于所述顶栅与所述Si沟道之间的顶栅电介质，以及位于所述底栅与所述Si沟道之间的底栅电介质。

13.如权利要求10所述的双栅FET，其中，所述掩埋金属线包括Ni、Ti、Pt、W和Co中的一种。

14.如权利要求10所述的双栅FET，其中，所述硅化物为NiSi、CoSi₂、TiSi₂、和PtSi₂中的一种。

15.如权利要求10所述的双栅FET，其中，所述金属短截线包括Al、W、Cu或AlCu。

16.一种形成双栅FET的方法，包括以下步骤：

形成包括在其顶面和底面上具有栅电介质的单晶半导体膜、底栅、以及具有电介质侧壁间隔件的顶栅的结构；

形成与所述顶栅邻接的牺牲间隔件；

通过蚀刻所述单晶半导体膜的未掩蔽区域来限定亚光刻源区和漏区；

在所述结构上配备第一平坦化电介质；

将所述第一平坦化电介质凹进到所述顶栅的上表面下方；

去除所述牺牲间隔件以暴露出所述亚光刻界定的源区和漏区的顶面；

利用金属膜在所述源区和漏区的所述暴露表面上形成金属半导体合金，其中所述金属膜的未形成金属半导体合金的部分位于第一平坦化电介质的顶上；

将第二平坦化电介质至少沉积在所述金属半导体合金上方；以及

选择性地蚀刻所述电介质侧壁间隔件上方的所述金属。

17.如权利要求16所述的方法，还包括形成到被所述第二平坦化电介质覆盖的所述金属的通孔。

18.如权利要求16所述的方法，还包括将所述源区和所述漏区增厚以形成加高源和漏。

19.如权利要求18所述的方法，其中，所述增厚步骤是由选择性外延提供的。

20.如权利要求16所述的方法，其中，所述金属薄膜的未转化为所述金属半导体合金、且被第二平坦化电介质所保护的部分形成被连接到所述源区和漏区的边缘的掩埋金属线。