[发明专利]在半导体器件中形成硬掩模图案的方法

说明书

相关申请的交叉引用

本申请要求2007年5月11日提交的韩国专利申请2007-45991的优先权，其内容全部通过引用并入本文。

技术领域

本发明涉及制造半导体器件的方法，更具体地涉及形成间距小于曝光设备的分辨率极限的掩模图案的方法。

背景技术

在利用曝光设备制造半导体器件的方法中，在光刻工艺中形成的图案之间的最小间距取决于曝光设备中所用的光的波长。因此，随着半导体器件变得更集成，需要波长比目前用于半导体制造的光的波长短的光，以形成具有更小间距的图案。为此，可以使用X射线或电子束(E-束)。然而，由于技术问题、生产率问题等X射线或电子束的使用尚未商业化。为解决以上限制，已经提出双曝光/蚀刻技术(DEET)。

图1A～图1C是用于说明双曝光/蚀刻技术的半导体器件的视图。如图1A所示，在其上形成有待蚀刻层11的半导体衬底10上涂敷第一光刻胶PR1。然后通过曝光工艺和显影工艺图案化第一光刻胶PR1。随后，利用图案化的第一光刻胶PR1作为掩模蚀刻待蚀刻层11。蚀刻的待蚀刻层11的线宽是150nm，间隔宽是50nm。

随后，除去第一光刻胶PR1，并在整个结构上涂敷第二光刻胶PR2。然后通过曝光工艺和显影工艺图案化第二光刻胶PR2，使得部分暴露待蚀刻层11，如图1B所示。

然后，如图1C所示，利用该图案化的第二光刻胶PR2作为掩模再蚀刻待蚀刻层11以形成50nm间隔宽和线宽的完成的图案。最后除去第二光刻胶PR2。

在如上所述的双曝光/蚀刻技术中，在第二光刻胶PR2的曝光工艺中的覆盖精度(overlay accuracy)与完成的图案的临界尺寸(CD)的偏差(variation)直接相关。在实践中，因为难于控制曝光设备的覆盖精度小于10nm，没有有效地降低完成的图案的临界尺寸(CD)的偏差。另外，由于双曝光导致的电路分离，因此难于控制光学邻近校正(optical proximity correction)。

发明内容

本发明的一个目的是提供形成半导体器件的硬掩模图案的方法，其中通过利用光刻胶图案的曝光工艺形成第一硬掩模图案，在包括第一硬掩模图案的所得结构上形成分隔层(separation layer)，在第一硬掩模图案之间的间隔中形成第二硬掩模图案，和除去在第二硬掩模图案之间暴露的分隔层。因此，可以形成间距小于曝光设备的分辨率极限的掩模。

根据本发明的一个实施方案的在半导体器件中形成硬掩模图案的方法包括以下步骤：在半导体衬底上形成待蚀刻层；在待蚀刻层上形成第一硬掩模图案；在包括第一硬掩模图案的待蚀刻层上形成分隔层；在第一硬掩模图案之间的间隔中形成硬掩模层；和除去形成在第一硬掩模图案的上表面和侧壁上的分隔层以形成由分隔层和硬掩模层构成的第二硬掩模图案。

通过顺序地层叠非晶碳层和氧氮化硅(SiON)层形成待蚀刻层，第一硬掩模图案由多晶硅层、氮化物层或氧化物层形成。

优选形成第一硬掩模图案，使得图案的临界尺寸与图案之间的距离(distance)的比值是约1∶3。

分隔层由碳基聚合物形成，硬掩模层由含有硅(Si)成分的多功能硬掩模层形成。优选硬掩模层相对于总重量含有约15～50重量％的硅(Si)成分。

形成硬掩模层的步骤包括在包括分隔层的整个所得结构上形成硬掩模层的步骤，和实施回蚀刻工艺以暴露分隔层的上部的步骤。

根据本发明的另一个实施方案的在半导体器件中形成硬掩模图案的方法包括以下步骤：在半导体衬底上形成第一硬掩模图案；在包括第一硬掩模图案的所得结构上形成分隔层，使得分隔层不完全地填充第一硬掩模图案之间的间隔；形成第二硬掩模图案，各第二硬掩模图案形成在第一硬掩模图案之间的间隔中；和除去暴露的分隔层以暴露半导体衬底。

形成第一硬掩模图案，使得第一硬掩模图案的临界尺寸基本上与分隔层的厚度相同。形成第一硬掩模图案使得图案的临界尺寸和图案之间的距离的比值是约1∶3。

形成第二硬掩模图案包括在包括分隔层的所得结构上形成第二硬掩模图案；和实施回蚀刻工艺以暴露分隔层的上部。