[发明专利]多晶粒封装及其方法

说明书

技术领域

本发明系关于一种系统级封装(SIP)结构，尤系指一平板尺寸封装(PSP)之系统级封装

背景技术

于半导体组件领域，组件密度持续地增加且组件尺寸持续地缩小，封装或连结技术于上述之高密度组件上，日益重要。传统之覆晶黏着方式一数组锡凸块形成于晶粒表面上，锡凸块之构成，藉由使用一含锡之复合材料，经由钢板制作一意欲之锡凸块图案。芯片封装之功能包含功率分配、讯号分配、散热、保护以及芯片支撑。当半导体芯片变得更复杂时，传统封装方式，例如导线架封装、软板封装以及硬板封装技术，便无法应付更小尺寸、更高密度之IC封装需求。

现今之多晶粒模块或混合电路，一般而言，将晶粒黏着于一机板上且密封于一外壳中。此一般使用一多层基板，其中包含多层导线与界电层以三明治结构形成。多层基板传统上以迭片技术制作，其中金属导体各自形成于介电层上，接着将之堆栈并连结。

为满足高密度、高性能速度需求，故而发展系统单芯片(SIP)与系统级封装(SIP)，而多晶粒模块广泛应用于多种功能芯片整合。多晶粒模块或多晶粒封装技术，提供多个黏着未封装集成电路(IC)(“裸晶”)方式于一基材上，其多个晶粒被”封装”于一整个密封材料或其它聚合物，多晶粒模块提供一高密度模块，其于计算机主板需求面积小，多晶粒模块亦提供整合性功能测试之好处。

更进一步，因为传统封装技术必须将晶圆切割成为个别晶粒，再各自封装，此技术于制程中消耗大量时间。因为芯片封装技术受到集成电路研发影响甚巨，故而当电路之面积成为必要，封装技术亦受其影响。由于以上所述，封装技术由球状矩阵(BGA)、倒装芯片(FC-BGA)、芯片尺寸级封装(CSP)演进至今日之晶圆尺寸级封装(WLP)。“晶圆尺寸级封装”顾名思义，整个封装与其晶圆上之内部联机，以及其它制程步骤，皆完成于分割(切割)成为芯片(晶粒)前。一般而言，当完成整个组装制程或封装制程后，单个的半导体封装于晶圆上被分开，成为多个半导体晶粒，此晶圆尺寸级封装具有极小面积，并具有极佳之电器特性。

晶圆尺寸级封装技术为一种先进封装技术，其晶粒于晶圆上同时制造并测试，其后将其切割分开并组装用于表面黏着产线。因为晶圆尺寸级封装技术利用整个晶圆，并非使用单颗芯片或晶粒，因此于执行切削制程前，封装与测试业已完成，更进一步，晶圆尺寸级封装技术之先进，使得打线、黏晶与填充等制程可省略。使用晶圆尺寸级封装技术，可降低制造成本，其尺寸与晶粒相当，此一技术可符合电子组件极小化之需求。

虽然晶圆尺寸级封装技术有上述之优点，某些因素依然影响此技术之接受度。例如，虽然晶圆尺寸级封装技术，可降低集成电路与基板连接间(增层build up layers-重布层RDL)之热膨胀系数(CTE)不匹配之影响，但是无法于芯片尺寸间允许更高球数。当组件尺寸为最小，其终端接点数将被限制。更进一步，此晶圆尺寸级封装，一复数个焊垫形成于半导体晶粒上作为重布，藉由传统重布制程，其中包含之重布层，接入一数组型态之多个金属垫。锡球直接熔接于金属垫上，藉由重布制程，其形成一数组型态。一般而言，所有堆栈之重布层形成，位于晶粒以及增层之上，因此增加封装厚度，此与降低芯片尺寸之需求相冲突。

因此本发明提出一以堆栈与相邻排列结构，作为WLP(板材晶圆)扇出之多晶粒封装。

发明内容

本发明于在其一观点中，提供一SIP封装其具有较高之可靠度以及较低之价格优势。

本发明提供一多芯片封装结构，其基板具有一芯片容纳凹槽形形成于基板之上表面，以及一通孔结构以构成电子线路，于通孔下方连结终端接点形成导通。一第一晶粒放置(黏着)于容纳槽中，一第一介电层形成于第一晶粒与此基板之上，并且将之填充入槽中晶粒与侧壁间隙。一第一重布导电层(RDL)形成于第一介电层之上，其中之第一RDL已通孔方式连结，第一芯片与终端接点。一第一介电层形成于第一RDL之上，以露出接点(其包含一金属垫层(UBM)结构，图中未显示)。一第二芯片被放置。一第三介电层形成于第二芯片之下(于主动面侧)，一第二重布导电层(RDL)形成于此第三导电层之上，其中第二RDL与此第二芯片接合。一第四介电层形成于第二RDL之下，以露出接点(其包含一金属垫层(UBM)结构，图中未显示)，导电凸块形成于第一芯片与第二芯片间，以作为结合第一介电层之接点与第二介电层之接点。此外，一包覆材料布满于第二芯片四周，可为一选择性结构设计。

此第一RDL之扇出，由此第一芯片之金属(铝)垫至终端垫，经由基板之金属通孔，并由第一晶粒耦合电气讯号。