[发明专利]I-MOSFET制造方法

说明书

技术领域

本发明涉及一种碰撞电离MOSFET和制造该碰撞电离MOSFET 的方法。

背景技术

随着传统CMOS(互补金属氧化物半导体)晶体管的规模进入 纳米领域，60mV/decade的亚阈值斜率的物理限制代表了一个基本问 题。

因此，一种作为碰撞电离型MOS已知的新型器件由于其给出了 5mV/decade的亚阈值斜率而受到关注。这些器件具有被掺杂了不同 的导电类型的源极和漏极，一个是N和一个是P，这使得制造这样的 器件，尤其在纳米级别下，比传统的CMOS器件更加困难。

Choi等人在IEDM学报2004第203至206页中公开的80nm Self-Aligned Complementary I-MOS Using Double Sidewall Spacer and Elevated Drain Structure and Its Applicability to Amplifiers with High Linearity中描述了一种相当复杂的I-MOS制造方法。

另外，Gopalakrishnan等人在2005年1月IEEE transactions on electron devices第一期第52卷的Impact Ionization MOS(I-MOS)- Part II：Experimental results中描述了稍微简单一些的方法。

发明内容

根据本发明，提供一种如独立权利要求所述的制造I-MOS的方 法。

该方法可容易地提供I-MOS器件，其对源极区域和栅极区域之 间的i区域长度进行了精确控制并且其漏极区域精确自对准到栅极。 该方法进行了充分地自对准，换言之，源极注入和漏极注入二 者自对准。这就比Choi等人的使用一个非自对准光刻步骤的方法和 Gopalakrishnan等人的使用两个非自对准光刻步骤的方法有优势。因 此，这些现有技术的方法需要更加精确的掩模来进行注入步骤，这极 大地增加了这些方法的难度和成本。

在Choi等人的方法中，存在一个三重侧壁隔离层。由于每一隔 离层的形成都需要蚀刻步骤，所以Choi等人的方法将会从已经注入 的区域中去除掺杂物，从而极大地影响了器件性能。相反，本发明的 方法不需要在已经注入的区域上沉积隔离层。

在一种方法中，栅极结构包括堆叠的第一侧和第二侧上的隔离 层；并且选择性地蚀刻掉栅极结构的步骤包括在所述堆叠的第二侧上 进行倾斜注入；并且在隔离层上进行HF湿法蚀刻以从所述堆叠的第 二侧上去除隔离层，在所述堆叠的第一侧上留下隔离层。

在另一种方法中，该方法包括在对半导体层施加掩模的步骤之 前在上述堆叠的第二侧上进行氮注入的步骤。在该方法中，选择性地 蚀刻掉栅极结构的步骤包括在所述堆叠上执行氧化步骤以在没有氮 注入的情况下优先氧化所述堆叠的第一侧；并且执行湿法蚀刻以优先 地蚀刻掉第一侧上的堆叠。

附图说明

为了更好理解本发明，现在将参照附图仅通过示例来描述所述 实施例，其中：

图1至图6示出了根据本发明的第一实施例的方法的步骤的侧 视图；以及

图7至图12示出了根据本发明的第二实施例的方法的步骤的侧 视图。

附图仅仅是示意性的而非按比例绘制的。在不同的附图中对相 同或相似的部件给予相同的标号。

具体实施方式

参照图1，在掩埋绝缘层4上(在该示例中为掩埋氧化物层4) 提供半导体层2。在该实施例中，半导体层2是硅制的，但是这不是 必须的，该方法不需要任何特殊半导体材料来进行工作。

其后沉积一些层，包括高k栅极电介质层6、栅极电介质层6 上的金属栅极层8以及和金属栅极层8上的多晶硅栅极层10。其后， 例如通过使用硬掩模、使硬掩模形成图案、并且其后使用硬掩模作为 掩模来蚀刻这些层从而使这些层形成图案以形成栅极堆叠14。其后 可去除硬掩模。还可使用使栅极堆叠14形成图案的其它方法。