[发明专利]闪速存储器及相关方法有效
| 申请号: | 200780048999.5 | 申请日: | 2007-12-21 |
| 公开(公告)号: | CN101573762A | 公开(公告)日: | 2009-11-04 |
| 发明(设计)人: | D·埃尔姆赫尔斯特;G·桑廷;M·因卡纳蒂;V·莫夏诺;E·多里奥 | 申请(专利权)人: | 英特尔公司 |
| 主分类号: | G11C16/02 | 分类号: | G11C16/02;G11C16/10 |
| 代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 朱海煜;徐予红 |
| 地址: | 美国加利*** | 国省代码: | 美国;US |
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| 摘要: | |||
| 搜索关键词: | 存储器 相关 方法 | ||
1.一种用于在闪速存储器装置中读取和写入数据的方法,包括:
对闪速存储器单元编程;
将字线电压施加到所述闪速存储器单元;
在多个时间间隔上感测所述闪速存储器单元的状态,以便生成指 明所述闪速存储器单元的状态的多个数据,包括:
在第一时间将耦合到所述闪速存储器单元的位线与感测电 容耦合,以便生成第一数据;
在第一时间将第一脉冲施加到耦合在所述位线和所述感测 电容之间的偏压晶体管;
在第二时间将所述位线与所述感测电容耦合,以便生成第二 数据;
在第二时间将第二脉冲施加到所述偏压晶体管;以及
将读取电压施加到所述闪速存储器单元;
在第三时间将第三脉冲施加到所述偏压晶体管;
在第四时间将第四脉冲施加到所述偏压晶体管,所述第三脉 冲和所述第四脉冲分别具有与所述第一脉冲和所述第二脉冲相同的 时长并且以相同的时间间隔发生,使得所述位线在所述闪速存储器单 元的编程被检验时并且在所述闪速单元被读取时以相同的时间间隔 与所述感测电容耦合;以及
在所述第四时间之后锁存来自所述感测电容的数据,以便读 取所述闪速存储器单元的状态。
2.如权利要求1所述的方法,其中,感测所述闪速存储器单元 的状态的步骤包括:
在第一时间间隔上感测与所述闪速存储器单元耦合的位线上的 第一电压;以及
在第二时间间隔上感测所述位线上的第二电压。
3.如权利要求2所述的方法,还包括:
将所述第一电压与基准电压进行比较,以便生成第一数据;
将所述第二电压与所述基准电压进行比较,以便生成第二数据; 以及
将所述第二数据存储在第一锁存器中,并且将所述第一数据存储 在第二锁存器中。
4.如权利要求3所述的方法,其中:
将所述第一电压与基准电压进行比较的步骤包括通过锁存晶体 管把来自感测电容的所述第一电压施加到第一锁存电路中的反相器 的输入端,以便将所述第一电压与所述反相器的阈值电压进行比较;
将所述第二电压与所述基准电压进行比较的步骤包括通过所述 锁存晶体管把来自所述感测电容的所述第二电压施加到所述第一锁 存电路中的所述反相器的输入端,以便将所述第二电压与所述反相器 的阈值电压进行比较;以及
存储所述第二数据的步骤包括:
将所述第二数据存储在所述第一锁存电路中,所述第一锁存电路 包括一对反相器,各反相器的输出端与另一个反相器的输入端耦合, 以便保持所述第二数据;以及
将所述第一数据存储在所述第二锁存电路中,所述第二锁存电路 包括一对反相器,各反相器的输出端与另一个反相器的输入端耦合, 以便保持所述第一数据。
5.如权利要求1所述的方法,其中,感测所述闪速存储器单元 的状态的步骤包括在多个时间间隔上选通与所述闪速存储器单元耦 合的位线,以便生成指明所述闪速存储器单元的状态的多个数据。
6.如权利要求1所述的方法,还包括:
在所述第一时间将预编程序检验电压施加到所述闪速存储器单 元的栅极;以及
在所述第二时间将程序检验电压施加到所述闪速存储器单元的 栅极,所述程序检验电压大于所述预编程序检验电压,以便在编程脉 冲已经施加到所述闪速存储器单元的栅极之后检验所述闪速存储器 单元的状态。
7.如权利要求1所述的方法,其中,对闪速存储器单元编程的 步骤包括将保持四个或更多阈值电压其中之一的多态闪速存储器单 元编程为擦除状态或者编程为三个或更多阈值电压其中之一。
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