[发明专利]用于形成平坦肖特基接触的结构和方法

说明书

相关申请的参考

本申请要求于2006年12月6日提交的第60/868,884号美国临 时申请的优先权，将其全部公开内容结合到本文中用于所有目的的 参考。

本申请涉及于2004年12月29日提交的第11/026,276号共同 转让的美国申请，将其全部公开内容结合到本文中用于所有目的的 参考。

技术领域

本发明涉及半导体功率器件技术，更具体地涉及单片电路集成 的沟槽FET和肖特基二极管器件、以及沟槽MOS势垒肖特基 (TMBS)整流器、以及其制造方法。

背景技术

在肖特基二极管与沟槽栅极结构集成的功率器件结构(例如， TMBS整流器或单片电路集成的沟槽栅极FET和肖特基二极管器 件)中，已知的肖特基接触蚀刻(contact etch)技术产生这样的拓 扑结构，该拓扑结构导致较差的势垒金属阶梯覆盖和较高的泄漏电 流。这些技术是基于标准的接触蚀刻工艺的，在这些工艺中，对下 层材料的选择性是所期望的。在图1A-1B中示出了这样一种技术。

如图1A和图1B所示，在该器件的肖特基二极管区中，有选择 地执行电介质蚀刻以形成由剩余的介电部分116限定的肖特基接触 开口。因为肖特基区中所得到的拓扑结构不适于形成势垒金属，因 此有选择地执行硅的软蚀刻(soft etch)以改善该拓扑结构。然而， 该软蚀刻工艺：(1)增加了另一工艺步骤，(2)导致源极接触132 的凹割(undercutting)从而使源极金属更接近于沟道区，以及(3) 给源极接触的金属填充特性带来了不利影响。此外，如参见图1B， 尽管通过软蚀刻会一定程度上改善该拓扑结构，但是势垒金属122 仍具有较差的阶梯覆盖。

因此，需要一种显著改善肖特基接触区域中的拓扑结构并使泄 漏电流最小化的技术。

发明内容

根据本发明的一个实施例，一种单片电路集成的沟槽FET和肖 特基二极管包括多个沟槽，这些沟槽延伸至半导体层的FET区和肖 特基区中。肖特基区中的沟槽包括为沟槽侧壁加衬的介电层和导电 电极，其中导电电极的顶部表面与相邻于该沟槽的半导体区的顶部 表面基本共面。互连层与肖特基区中的半导体层电接触，以形成与 半导体层的肖特基接触。

在一个实施例中，FET区中的沟槽包括：为沟槽的下方侧壁和 底部加衬的屏蔽介电层，布置在沟槽的底部部分中的屏蔽电极，屏 蔽电极之上的电极间介电层，以及为上方沟槽侧壁加衬的栅极介电 层。栅极介电层比屏蔽介电层薄。FET区中的沟槽进一步包括电极 间介电层之上的栅极电极。

在另一个实施例中，肖特基区中的沟槽只包括一个导电电极。

根据本发明的另一个实施例，一种形成单片电路集成的沟槽 FET和肖特基二极管的方法包括以下步骤。在半导体层的FET区和 肖特基区中形成多个沟槽。在每个沟槽中形成凹入的导电电极。通 过移除半导体层的至少一部分以及沟槽中凹入的导电电极的一部分 来形成肖特基区中的接触开口，从而凹入的导电电极的顶部表面与 肖特基区中的半导体层的顶部表面基本共面。

在一个实施例中，在形成接触开口之后，形成与半导体层的表 面电接触的互连层，以形成与半导体层的肖特基接触。

在另一实施例中，在形成接触开口之前，在半导体层之上形成 介电层，以及形成接口开口的步骤进一步包括移除介电材料的一部 分。

在又一实施例中，利用蚀刻工艺将介电层的一部分、半导体层 的至少一部分、以及沟槽中的导电电极的一部分全部移除，该蚀刻 工艺以基本相同的速率来蚀刻介电层和半导体衬底。

在又一实施例中，利用蚀刻工艺将介电层的一部分、半导体层 的至少一部分、以及沟槽中的导电电极的一部分全部移除，该蚀刻 工艺具有所述介电层和所述半导体层之间的低选择性。

在又一实施例中，在形成接触开口之前，在介电层之上形成保 护层，接着移除保护层的至少一部分来限定接触开口。

通过参考说明书的其余部分和附图可以实现对本文披露的本发 明的本质和优点的进一步理解。

附图说明

图1A-图1B是示出已知的肖特基接触蚀刻技术的简化截面图；

图2A-2F是根据本发明的一个实施例的用于形成单片电路集成 的屏蔽栅极(shielded-gate)FET和肖特基二极管的方法的各个阶段 的简化截面图；