[发明专利]用于形成平坦肖特基接触的结构和方法

权利要求书

1.一种单片电路集成的沟槽场效应晶体管FET和肖特基二极管， 包括：

多个沟槽，所述沟槽在半导体层的FET区和肖特基区中 形成，所述肖特基区中的所述多个沟槽中的沟槽具有为所述沟 槽的侧壁加衬的介电层和导电电极，所述导电电极具有与邻近 所述沟槽的所述半导体层的顶部表面共面的顶部表面，所述半 导体层的所述顶部表面位于所述肖特基区中；以及

互连层，所述互连层与邻近所述沟槽的所述半导体层的所 述顶部表面电接触，从而形成与邻近所述沟槽的所述半导体层 的所述顶部表面的肖特基接触，

其中，所述肖特基区中的所述半导体层的表面相对低于所 述FET区中的所述半导体层的表面。

2.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述FET区中的沟槽包括为所述沟 槽的侧壁加衬的介电层和导电电极，并且其中，所述互连层与 所述肖特基区中的所述沟槽中的所述导电电极电接触，但是所 述互连层与所述FET区中的所述沟槽中的所述导电电极电绝 缘。

3.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述FET区中的沟槽包括为所述沟 槽的侧壁加衬的介电层和导电电极，所述导电电极具有高于所 述肖特基区中的所述沟槽中的所述导电电极的顶部表面的顶 部表面。

4.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述FET区包括：

阱区，所述阱区在所述半导体层中延伸；

相邻于所述FET区中的所述沟槽的所述阱区中的源极区， 所述源极区和所述阱区具有相反的导电类型；以及

所述阱区中的重体区，所述重体区和所述阱区具有相同的 导电类型，但所述重体区比所述阱区具有更高的掺杂浓度，

其中，所述互连层与所述源极区和所述重体区电接触。

5.根据权利要求4所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述沟槽FET是沟槽MOSFET，所 述半导体层包括在衬底之上延伸的外延层，所述外延层具有比 所述衬底低的掺杂浓度，所述阱区在所述外延层中延伸并具有 与所述外延层和所述衬底的导电类型相反的导电类型。

6.根据权利要求4所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述沟槽FET是沟槽IGBT，所述半 导体层包括在衬底之上延伸的外延层，所述外延层具有比所述 衬底低的掺杂浓度，所述阱区在所述外延层中延伸并具有与所 述外延层的导电类型相反的导电类型，并且所述阱区和所述衬 底具有相同的导电类型。

7.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述FET区中的沟槽包括：

屏蔽介电层，所述屏蔽介电层为所述沟槽的下方侧壁和底 部加衬；

屏蔽电极，所述屏蔽电极布置在所述沟槽的底部部分中；

所述屏蔽电极之上的电极间介电层；

为所述沟槽的上方侧壁加衬的栅极介电层，所述栅极介电 层比所述屏蔽介电层薄；以及

所述电极间介电层之上的栅极电极。

8.根据权利要求7所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述肖特基区中的所述沟槽只包括一 个导电电极。

9.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET 和肖特基二极管，其中，所述FET区和所述肖特基区中的所 述多个沟槽中的每一个都包括：

屏蔽介电层，所述屏蔽介电层为所述沟槽的下方侧壁和底 部加衬；

屏蔽电极，所述屏蔽电极布置在所述沟槽的底部部分中；

所述屏蔽电极之上的电极间介电层；

为所述沟槽的上方侧壁加衬的栅极介电层，所述栅极介电 层比所述屏蔽介电层薄；以及

所述电极间介电层之上的栅极电极。