[发明专利]优化存储控制器高速缓存卸载电路性能和可靠性的系统

说明书

技术领域

本发明大体涉及存储控制器，且更具体地，涉及用于优化存储 控制器高速缓存卸载电路的性能和可靠性的方法和/或设备。

背景技术

一旦AC电源有功率损耗，传统存储控制器就被迫使用来自储 量有限的电池备用单元的功率来尽可能快且可靠地将高速缓冲内 容从高速缓冲存储器卸载到本地持久性存储装置。该持久性存储装 置(i)通常是本地的以避免依赖于要被加电的远程装置，以及(ii) 利用非常少量的功率来避免大的电池。非常少的功率导致持久性存 储装置具有有限的访问带宽。大的电池非常昂贵且具有随着时间而 降低的可靠性。

发明内容

本发明涉及用于对高速缓冲存储器进行卸载的方法。该方法大 体包括以下步骤：(A)响应于信号的认定(assert)对高速缓冲存 储器的多条高速缓存线中的所有高速缓存线进行读取，以对高速缓 冲存储器进行卸载，(B)根据RAID配置通过对各高速缓存线进行 分割来产生多个块，以及(C)将这些块写入RAID配置中的多个 非易失性存储器中，其中，每个非易失性存储器都具有小于高速缓 冲存储器的读取带宽的写入带宽。

本发明的目的、特征和优点包括：提供用于优化存储器控制器 高速缓存卸载电路的性能和可靠性的方法和/或设备，该方法和/或 设备可以(i)在RAID配置中布置多个非易失性存储器，(ii)基本 上同时地对两个或更多的非易失性存储器进行写入，(iii)使得能够 通过添加更多的存储器电路来进行非易失性存储器的容量扩展， (iv)相比于传统方法允许更小的电池备用单元大小，和/或(v) 允许使用超电容器技术作为传统电池单元的替代。

附图说明

本发明的这些和其他目的、特征和优点将从下面的详细描述和 所附权利要求以及附图中变得显而易见，附图中：

图1是根据本发明优选实施例的系统的框图；

图2是非易失性存储器电路的示例性实现的示图；

图3是用于对高速缓冲存储器进行卸载的示例性方法的流程 图；

图4是示例性RAID 0配置的示图；

图5是示例性RAID 1配置的示图；以及

图6是示例性RAID 5配置的示图。

具体实施方式

本发明大体实现了并行使用多个非易失性驱动器的快速高速 缓存卸载架构。这些非易失性驱动器可以被安排在RAID配置中， 诸如RAID 0配置、RAID 1配置、或RAID 5配置。还可以实现其 他的RAID配置以满足特定应用的标准。相比于传统技术，多个 RAID配置的并行写入特性通常考虑了高速缓存卸载接口上更高的 性能和更高的可靠性。

参照图1，示出了根据本发明一个优选实施例的系统100的框 图。该系统(或设备)100可以实现为一个基于高速缓存的处理系 统。该系统100通常包括：电路(或模块)102、电路(或模块) 104、电路(或模块)106、电路(或模块)108、电路(或模块) 110、和电路(或模块)112。可以通过电路110接收信号(例如， PWR)。可以由电路110产生一个信号(例如，OFFLOAD)并将其 提供给电路104。接口114可以使得电路102和电路104能够彼此 进行通信。电路104可以通过接口116与电路106进行通信。接口 118可以允许电路104与电路108进行通信。电路104可以通过接 口120与电路112进行通信。

电路102可以实现为处理器电路。电路102可以用于通过执行 软件程序来执行各种功能。电路102可以通过电路104从电路106、 108和112读取软件程序的指令和/或数据，以及将软件程序的指令 和/或数据写入电路106、108和112。

电路104可以实现为存储器控制器电路。电路104可以用于控 制电路106、电路108和电路112。电路104可以通过处理器接口 114与电路102交换软件程序的指令和数据。这些数据和指令可以 (i)通过高速缓存接口116在电路104和电路106之间、(ii)通过 闪存接口118在电路104和电路108之间、以及通过存储器接口120 在电路104和电路112之间进行交换。电路104可以进一步用于响 应于信号OFFLOAD的认定状态(例如，逻辑低)来通过接口118 将存储在电路106中的所有信息(例如，数据和指令)卸载到电路 108中(见箭头128)。