[发明专利]双倍数据速率系统

说明书

技术领域

本发明大体上涉及存储器接口电路，且更特定来说，涉及用于双倍数据速率存储器 应用的可扩展时序电路。

背景技术

存储器接口电路一般可包括仲裁电路、专用电路和物理层接口电路。一般通过与存 储器分离的异步集成电路(ASIC)提供此电路。仲裁电路一般执行与使用实施专用总线 协议存取系统总线相关的功能，以及另外在适当时格式化所传输和所接收的数据和指 令。专用电路一般包括用于产生存储器存取命令的控制电路和用于一般控制与存储器的 交互的电路。物理(PHY)电路将信号从ASIC传输到存储器，并从存储器接收信号。

举例来说，用于与双倍数据速率(DDR)存储器介接的PHY电路的设计可为困难 的。DDR存储器一般在高时钟转变和低时钟转变两者上传递数据，进而有效地提供有效 时钟速率的加倍。因此，与DDR存储器介接的PHY电路也必须一般能够以其它电路的 时钟速率的有效加倍来处理数据。另外，DDR存储器还需要使用双向数据选通信号 (DQS)，其时序可能在读取操作期间与时钟信号有90度相位差以及在写入操作期间边 缘对准，且DDR存储器还一般对提供到存储器以及从存储器提供的信号强加严厉的时 序约束。

此外，许多因素可不利地影响时钟和信号时序。举例来说，由于信号路由的长度、 信号路径的电容和电感的变化、来自附近信号路径上的信号的串扰或其它噪声两者，提 供给ASIC的端口的时钟信号的时序可由于路由相依传播延迟而被歪斜，电源电压变化 和电源相关噪声(尤其在与使用高开关频率的电路一起使用时)也可能不利地影响时钟 产生或再现电路。通过电源域内或跨越电源域的电压梯度(尤其为较大尺寸的域)且在 跨越电源域的转变处提供多个电源域(其可能需要用于模拟电路和数字电路)也可能不 当地影响时钟和时序。

而且，时序相关问题的解析(无论是数据眼的失真还是时钟歪斜)可能较困难。确 保电路设计满足适当的时序预算可常为耗时的过程，对于每一设计常需要使用熟练人员 和复杂的分析。此外，常常在一电路设计确实满足适当的时序预算和其它约束时，所述 设计仅对特定电路有效，且在不重新设计和进行伴随的耗时的预算重新验证的情况下， 无法扩展所述电路以用于与额外存储器一起使用。

发明内容

本发明提供用于与例如存储器相关电路一起使用的设计和电路。在一个方面中，本 发明提供一种集成电路，其包括：相位锁定环(PLL)，其经配置以基于参考信号产生至 少一个时钟信号；延迟锁定环(DLL)，其经配置以接收时钟信号的表示，并确定对应 于指定相位偏移的延迟元件的数目；用以产生指示延迟元件的所述数目的信号的电路； 以及另一DLL，其经配置以基于时钟信号的表示和指示延迟元件的所述数目的信号的表 示而产生偏移时钟信号。在本发明的另一方面中，所述PLL是金属可编程的，以用于产 生关于不同频率的时钟信号。在本发明的另一方面中，所述DLL和所述另一DLL每一 者均具有延迟元件的延迟链，且用于所述另一DLL的延迟链的延迟元件与所述DLL的 延迟链的延迟元件具有已知的延迟关系。在本发明的另一方面中，所述DLL具有相关 联的电压调节电路，所述DLL的所述相关联的电压调节电路向所述DLL的所述延迟链 提供经调节的电压，所述另一DLL具有相关联的电压调节电路，所述另一DLL的所述 相关联的电压调节电路接收提供给所述DLL的所述延迟链的经调节电压的指示，并基 于提供给所述DLL的所述延迟链的经调节电压的所述指示而将经调节电压提供给所述 另一DLL的所述延迟链。在另一方面中，两个DLL均为金属可编程的，以提供用于特 定数据速率的最佳解析；一组金属可配置接口IO，其以集成逻辑来具体界定以允许数据 速率转换、时钟再同步以及相位偏移和负载平衡。在另一方面中，本发明提供一架构的 物理实施方案，所述架构通过构造方法而提供校正，其中所述架构界定：至少一可扩展 时钟分配机制，其提供指示分配给多个金属可配置数字锁定环(DLL)的指定相位偏移 的信号，所述DLL接近集成电路的一个或一个以上输入输出垫；以及功率调节机制， 其提供分配给所述DLL的功率控制信号。

通过审阅本揭示内容，更全面地理解本发明的这些和其它方面。

附图说明

图1是存储器以及存储器控制和接口电路的框图。

图2是存储器接口电路的部分的框图。

图3是用于与双倍数据速率存储器电路介接的输入/输出块的部分的框图。