[发明专利]可缩放电可擦除可编程存储器

说明书

技术领域

本发明涉及电可擦除可编程存储器(EEPROM)单元。

背景技术

图1是示出包括电可擦除可编程存储器(EEPROM)单元的2×2阵列101-104的常规存储器系统100的电路图。EEPROM单元101-104分别包括CMOS存取晶体管111-114、和非易失性存储器(NVM)晶体管121-124。存取晶体管111和113的漏极耦合到漏极(位线)端子D1。同样，存取晶体管112和114的漏极耦合到漏极(位线)端子D2。存取晶体管111-114的源极分别耦合到NVM晶体管121-124的漏极。NVM晶体管121-124的源极共同耦合到源极端子S12。存取晶体管111-112的选择栅极共同连接到选择线SL1，而存取晶体管113-114的选择栅极共同连接到选择线SL2。NVM晶体管121-122的控制栅极共同连接到控制线CL1，而NVM晶体管123-124的控制栅极共同连接到控制线CL2。

图2是EEPROM单元101和外围晶体管201和202的截面图。外围晶体管201-202与EEPROM单元101-104位于同一芯片之上，而且通常用来存取这些EEPROM单元。外围晶体管201包括源极211、漏极212、控制栅极210、以及栅极介电层213。栅极介电层213具有第一厚度T1，该厚度根据用来控制外围电路的第一电压来选择。例如，厚度T1可以是75埃或更小，具体取决于工艺。同样，外围晶体管202包括源极221、漏极222、控制栅极220、以及栅极介电层223。栅极介电层223具有第二厚度T2，该厚度根据用来控制外围电路的第二电压来选择。例如，厚度T2可以是300埃，以应付15伏的控制电压。

存取晶体管111包括具有第二厚度T2的栅极介电层231。选择栅极SG1位于此栅极介电层231之上。NVM晶体管121包括栅极介电层232，其绝大部分的厚度接近第二厚度T2。介电层232包括薄介电隧道区233，其具有约100埃的第三厚度T3。存储电荷的浮置栅极FG1位于栅极介电层232(包括隧道介电区233)之上。隧道介电区233位于高掺杂N+区235之上，该高掺杂区是存取晶体管111和NVM晶体管121所共享的n型源/漏扩散区的延伸。厚度为T4的多晶硅间介电层234位于浮置栅极FG1之上。控制栅极CG1位于多晶硅间介电层234之上。栅极介电层234的厚度T4根据用来控制NVM晶体管121的电压来选择。例如，介电层234可以是具有约200埃的等效二氧化硅厚度的复合电介质(氧化物-氮化物-氧化物)，以应付约15伏的编程电压。EEPROM单元102-104与EEPROM单元101一样。

为了擦除EEPROM单元101和102，对控制线CL1和选择线SL1施加高编程电压VPP(约15伏量级)。漏极端子D1-D2和源极端子S12接地。在这些条件下，NVM晶体管121-122的浮置栅极耦合到编程电压VPP的一部分，其足以产生从下扩散延伸区235穿过薄栅极介电区233的隧道电流。因此，NVM晶体管121-122中的隧道电流将使过量的电子被俘获在这些NVM晶体管的浮置栅极中。这些被俘获的电子增大了NVM晶体管121-122的阈值电压(即擦除NVM晶体管121-122)。EEPROM单元101-102可与EEPROM单元103-104无关地擦除。或者，EEPROM单元103-104可与EEPROM单元101-102同时擦除。

为了对EEPROM单元101编程，对漏极端子D1施加高编程电压VPP(15伏)以选择线SL1。控制线CL1和选择线SL2接地。源极端子S12和漏极D2左浮置。在这些条件下，存取晶体管111导通，对NVM晶体管121的漏极延伸区235施加高编程电压VPP。薄栅极介电区233上的高电压使电子从浮置栅极FG1去除，从而使此晶体管具有较低阈值电压。

存取晶体管111的漏极在触点周围必须具有较大的有源区，以完全接收高编程电压VPP。此外，存取晶体管111的选择栅极SG1必须较大，以完全接收高编程电压VPP。因此，对特征尺寸小于0.35微米的工艺来说，存取晶体管111不可缩放。同样，存储器晶体管121的栅极区大，以在隧道介电区233下容纳漏极延伸扩散区235。存取晶体管112-114和存储器晶体管122-124分别存在相同的限制。因此期望得到能缩放为亚0.35微米工艺的EEPROM系统。