[发明专利]超结沟槽器件及方法

说明书

技术领域

本发明一般涉及半导体结构，并且更加特别地涉及引入了超结的 沟槽型半导体结构。

背景技术

超结结构已经为本领域所熟知，并且在例如以下文献中被描述： Fujihira的“Theory of Semiconductor Superjunction Devices”，Jpn J.Appl.Phys.，Vol.36(1997)，pp.6254-6262；Fujihira和Miyasaka 的“Simulated Superior Performance of Semiconductor Superjunction Devices”，Proc.of 1998 Symposium on Power Semiconductor Devices & ICs，Kyoto，Japan，pp.423-426；Strollo和Napoli的“Optimal ON-Resistance Versus Breakdowm Voltage Tradeoff in Superjunction Power Devices.A Novel Analytical Model”，IEEE Transactions on Electron Devices，Vo.48，No.9，September 2001， pp.2161-2167；以及Gerald Deboy的“The Superjunction Principle as Enabling Technology for Advanced Power Solutions”，IEEE ISIE 2005，June 20-23，2005，Dubrovnik，Croatia，pages 469-472。在其 最简单的形式中，超结结构采用了大量交替排列的P和N掺杂的半导 体层或区域，条件是这些层的掺杂是电荷平衡的，或Na＊Wa＝Nd＊Wd， 其中Na和Nd为P层和N层的掺杂浓度，而Wa和Wd为这些相同 层的宽度。流经该超结结构的电流对于大部分是平行于P-N结平面 的。超结结构经常用于高电压(以及高功率)半导体(SC)器件，用 于获得相对高的击穿电压同时最小化串联导通电阻。超结结构促进了 这种性能的期望的组合。超结器件也可以在公开市场上买到，例如， 由奥地利Villach的Infineon生产的CoolMOS^TM系列器件。

在沟槽型功率器件中应用超结结构已为人所知。图1示出了在沟 槽型沟道23与漏极29之间的漂移空间22中采用超结结构21的现有 技术的N沟道沟槽型金属氧化物半导体(沟槽MOS)器件20。器件 20包括N+衬底(例如，漏极)29，其上已形成有超结结构21，超结 结构21包括多个平行的垂直排列的例如硅的N型区25和P型区26， 中间形成了PN结27。超结结构21的下部28与衬底29接触，其与 电触点291一同形成沟槽MOS器件20的漏极。P型体区32位于包 含超结结构21的漂移空间22的上方。沟槽31从上表面39延伸通过 体区32到达超结结构21的上部35。沟槽31被内衬有栅极电介质(例 如，SiO₂)36。栅极电介质36内的沟槽31的内部利用具有栅极触点 381的栅极(例如，掺杂多晶硅)38填充。具有源极触点341的N+ 源极区域34形成在沟槽31的两侧上的P型体区32内，通过栅极电 介质36与栅极38隔离。在适当偏置时，源极-漏极电流30(简称“I_D”) 从源极触点341和源极34流经P型体区32中基本垂直的沟道23至 由超结结构21的N型区25形成的漂移空间22中，到达漏极区域29 和漏极触点291。沟槽31、栅极38和源极34的长度尺寸37基本垂 直于超结结构21的平行N区和P区25、26以及中间PN结27的平 面。

虽然图1所示的结构是有益的，但仍期望改善其性能。因此，存 在对能够提供改善性能的改进器件结构及制造方法的需要。期望提供 沟槽和超结型半导体器件，其在提供例如改善的载流子迁移率的同时 仍能够使用传统的加工设备和工艺试剂制造。另外，期望提供一种改 进的器件结构及制造方法，其可以用于多种半导体材料。另外，通过 后面详细描述和所附权利要求，结合附图和前述技术领域和背景技 术，将使本发明其它期望的特征和性能变得清晰易懂。

附图说明

在下文中将结合下面的附图对本发明进行描述，附图中相同的附 图标记表示相同的元件，并且

图1为采用传统超结结构的现有技术沟槽型半导体器件的简化 示意透视图；