[发明专利]快闪存储器存取电路

说明书

技术领域

本发明涉及一种快闪存储器(flash memory)存取电路，以及一种操作快闪存储器存取电路的方法。

背景技术

快闪存储器本身已经广为人知。快闪存储器提供高密度、非易失的存储器。特别是NAND(与非)闪存提供高电路密度。然而，与现有技术水平的RAM存储器相比，这是以长的存取等待时间以及相对慢的存取速度为代价的。因此利用处理系统的主处理器对快闪存储器进行的控制会显著地减慢处理。

US 6,874,044公开了一种快闪卡读取器，其控制在快闪存储器和USB总线以及一些本地智能之间的数据转移。为了转移，快闪卡读取器包含与USB总线接口的串行引擎、与快闪存储器耦合的快闪卡控制器以及用于在快闪卡控制器和串行接口之间缓冲数据的RAM缓冲器。该快闪卡也包含CPU和ROM指令存储器。CPU是执行来自ROM的指令的指令处理器。这使得在快闪卡读取器中本地执行程序以增强其功能性成为可能。

为了避免在由CPU进行的程序有关的数据转移(包括指令装入(load))之间的总线冲突以及快闪存储器降低速度，US 6,874,044在串行引擎和快闪卡控制器之间使用两条总线。CPU和串行接口二者都能够传送存取请求给快闪卡控制器。快闪卡控制器自主地处理这些请求，而同时CPU和串行接口可以进行其它动作。

发明概述

本发明的目的尤其是提供一种简单的快闪存储器存取电路，在该电路中需要更少的开销来为指令处理器提供用于程序的存储。本发明由独立权利要求来限定。从属权利要求限定有优势的实施例。

根据一个方面，提供了一种按照权利要求1的快闪存储器存取电路。在该电路中，指令处理器对指令的执行被用于控制存取快闪存储器设备的快闪控制电路。这与使用快闪存储器来提供程序指令给指令处理器相组合，所述程序指令至少包括中断程序的指令，用于处理被用信号通知给指令处理器的中断。在实施例中，中断包括由快闪存储器存取电路的通信电路——诸如USB从电路——生成的中断。

指令处理器通过执行来自工作存储器的中断程序的指令而处理中断，使用已经从快闪存储器装入到工作存储器的中断程序的指令的拷贝。指令处理器可以直接对工作存储器寻址，或可以使用存储器管理单元将处理器发布的快闪存储器中存储位置的地址映射到其中存储有快闪存储器的内容拷贝的工作存储器中的位置。当中断被生成并且用于处理中断的指令不在工作存储器中时，指令处理器通过首先执行装入指令以从快闪存储器装入中断程序的指令，而对中断进行处理。这样，避免了对于用来存储中断程序的指令存储器空间的需求，并且不需要在工作存储器中为中断程序预先保留固定的空间。

在典型的实施例中，中断处理(interrupt handling)涉及到自动禁止其它中断(至少是相同和更低优先级别的中断)、以及在其它中断保持被禁止时执行中断处理程序的指令、后随以中断的重新使能。在另一个实施例中，从快闪存储器设备装入的拷贝内的中断程序的指令包括在所述重新使能之前将被执行的指令。

在实施例中，测试中断程序的指令的拷贝是否已经在接收到中断之前被存储在工作存储器中。可以由指令处理器自己执行测试，或例如由存储器管理单元进行测试。在另一个实施例中，指令处理器用以执行中断程序的指令和执行用于完成先前启动的存取请求的指令的顺序取决于是否发现该拷贝先前被存储。如果拷贝被先前存储，则指令处理器首先执行中断程序的指令，如果拷贝未被先前存储，则指令处理器推迟装入该拷贝和该拷贝的后续执行，直到用来处理先前启动的存取请求的指令的执行已经完成。这样，在没有必须重新启动对先前的存取请求的处理、或甚至丢失此类请求的数据的开销的情况下，能够达到处理中断的最大速度。

这些实施例对于NADN闪存存取特别有优势，因为它们减轻其相当长的存取等待时间的影响。

根据本发明的另一个方面，指令处理器定义快闪存储器设备的存取请求的队列。在实施例中，中断程序的指令的拷贝通过如下方式被装入，即：在队列中放置一个这样做的请求，是在先前的请求之后，并在处理装入中断程序的指令的拷贝的请求以及处理该中断之前使用指令处理器处理队列中先前的请求。