[发明专利]用于防止非易失性存储器的高压锁存器的高压电源降级的方法和设备

说明书

技术领域

本发明涉及用于将数据写入非易失性存储器中的高压数据锁存器，且更特定来说， 涉及用于限制从例如芯片上电荷泵电路的高压源或产生器汲取的泄漏电流的设备和方 法。

背景技术

锁存器用于存储将要写入到非易失性存储器的预选定存储器单元中的数据位。除了 当正将数据位写入存储器单元中时，锁存器通常被供应有低压电源，例如3伏或3伏以 下。在写入操作模式期间，锁存器被供应有7-15伏的高压，这是将数据写入非易失性 存储器单元中所需的。单一非易失性存储器芯片可含有大量的(例如，512个或512个 以上)高压锁存器电路。这些锁存器电路通常被称为高压锁存器电路，但仅需要高压电 源用于写入操作。例如电荷泵电路的芯片上高压源或产生器提供用于将数据位写入存储 器单元中的高压。高压产生器通常具有有限的电流能力，且某些高压锁存器中的过量泄 漏电流可能使产生器负载过重，以致导致高压电平小于将数据位正确写入非易失性存储 器的存储器单元中所需的电平。

图1说明典型的交叉耦合高压锁存器电路10，其包含第一CMOS反相器电路12和 第二CMOS反相器电路14。第一CMOS反相器电路12包含第一上拉PMOS晶体管16， 其具有连接到HV节点18的漏极和连接到锁存器输入节点A的源极。第一CMOS反相 器电路12还包含第一下拉NMOS晶体管20，其具有连接到锁存器输入节点A的漏极和 连接到接地的源极。第一上拉PMOS晶体管16和下拉NMOS晶体管20的栅极连接在 一起。请注意，除了当发生写入操作模式时之外，HV节点18都被供应有低压。

第二CMOS反相器电路14包含第二上拉PMOS晶体管，其具有连接到HV节点18 的漏极和连接到数据存储输出节点B的源极。第二CMOS反相器电路14还包含第二下 拉NMOS晶体管24，其具有连接到数据存储输出端子B的漏极和连接到接地的源极。 第二上拉PMOS晶体管22和第二下拉NMOS晶体管24的栅极连接在一起。

为了在HV节点18处供应正常低VDD电压的情况下启用高压锁存器电路10的操 作，第二下拉NMOS晶体管24是低阈值电压Vt、高压NMOS晶体管，其往往由于其 在高压下容易穿通而在高写入电压下具有高泄漏电流。因此，经由具有低阈值电压Vt 的泄漏第二下拉NMOS晶体管24提供从HV节点18到接地的泄漏路径。

锁存器输入节点A通过负载输入NMOS晶体管26连接到数据入端子28。在负载输 入NMOS晶体管26的栅极端子30处提供负载信号以将数据入端子28处的数据位加载 锁存器输入节点A中。

当非易失性芯片没有用于高压写入操作模式时，将例如3伏的Vdd逻辑电路电源电 压提供到HV节点18以对形成高压锁存器10的两个反相器12、14供电。当非易失性 芯片实际用于高压写入操作模式时，将例如7-15伏的合适高压电源提供到HV节点18 以对形成高压锁存器的两个反相器12、14供电。所述高压是从例如提供于芯片上的电 荷泵电路的高压产生电路供应的。

为了使用例如3伏或3伏以下的低Vdd逻辑电路电源电压提供正确的锁存器切换操 作，NMOS晶体管24是高压低Vt装置。NMOS晶体管24需要是低阈值装置，因为由 于在负载输入NMOS晶体管26上的Vt电压降，向锁存器输入节点A加载高或“1”信 号是困难的。

当芯片在HV端子在7-15伏的情况下处于高压写入操作模式中且当数据存储输出节 点B处于“1”逻辑电平时，高压上拉PMOS晶体管接通且高压下拉低阈值电压NMOS 晶体管24关断。这本质上将来自HV端子18的7-15伏的几乎全部置于低阈值NMOS 晶体管上。如果高压下拉NMOS晶体管24由于其中的穿通路径的存在而泄漏，那么泄 漏路径从数据存储输出节点B处的高压经由泄漏下拉低阈值NMOS晶体管24到达接地。

非易失性存储器芯片具有512个或512个以上类似于典型高压锁存器电路10的高 压锁存器，其中一些或全部可能在其HV端子在高压的情况下泄漏。从供应标称15伏 的例如芯片上电荷泵的芯片上高压产生电路产生的过量泄漏电流可能导致HV端子18 处的电压被下拉到例如12伏。HV端子18处的减小的高压可能导致存储器写入功能出 故障。