[发明专利]用于防止非易失性存储器的高压锁存器的高压电源降级的方法和设备

权利要求书

1.一种非易失性存储器，其具有多个非易失性存储器单元及一个或一个以上高压 CMOS锁存器，所述高压CMOS锁存器用于存储将要写入所述多个非易失性存储 器单元中的预选定的单元的数据位，每一高压CMOS锁存器包括：

第一CMOS反相器，其连接于高压端子与接地端子之间且具有输入端子和输出 端子；

第二CMOS反相器，其连接于所述高压端子与开关节点之间且具有输入端子和 输出端子；

所述第二CMOS反相器的所述输入端子和所述第一CMOS反相器的所述输出端 子连接到用于所述高压CMOS锁存器的锁存器输入节点；

数据入输入端子，其经由NMOS负载输入NMOS晶体管连接到所述锁存器输入 节点，在所述NMOS负载输入NMOS晶体管的栅极端子处提供数据加载信号以接 通所述NMOS负载输入NMOS晶体管；

所述第一CMOS反相器的所述输入端子和所述第二CMOS反相器的所述输出端 子连接到锁存器输出节点；

切换电路，其连接于所述一个或一个以上高压CMOS锁存器的每一者的全部开 关节点与所述接地端子之间；

其中所述切换电路适于在一个或多个高压CMOS锁存器的所述数据入输入端子 处的数据位加载到所述高压CMOS锁存器中且所述高压端子具有施加于其的低压 时，在输入数据加载操作模式期间，提供与所述一个或一个以上高压CMOS锁存 器的每一者的所述第二CMOS反相器串联的低阻抗；以及

在所述高压端子具有施加于其的、用于将所存储的数据位写入到所述预选定的非 易失性存储器单元的高压时，在高压写入操作模式期间，提供与所述一个或一个以 上高压CMOS锁存器的每一者的所述第二CMOS反相器串联的高阻抗以限制由穿 通引起的泄漏电流。

2.根据权利要求1所述的非易失性存储器，其中在备用操作模式期间，所述切换电路 在所述高压端子具有施加于其的低压时提供与所述第二CMOS反相器串联的高阻 抗。

3.根据权利要求1所述的非易失性存储器，其中在高压写入操作模式期间，所述第二 CMOS反相器包含PMOS上拉晶体管和高压低阈值NMOS下拉晶体管；且其中在 所述高压端子具有施加于其的高压时，与所述第二CMOS反相器的所述低阈值 NMOS下拉晶体管串联的所述高阻抗限制由穿通引起的泄漏电流。

4.根据权利要求3所述的非易失性存储器，其中所述切换电路包含具有相对高沟道阻 抗的第一NMOS切换晶体管和具有相对低沟道阻抗的第二NMOS切换晶体管，所 述第一和第二NMOS切换晶体管两者并联连接于所述开关节点与所述接地端子之 间。

5.根据权利要求4所述的非易失性存储器，其中所述第一NMOS切换晶体管接通且 所述第二NMOS切换晶体管接通，以在输入数据加载操作模式期间在所述高压端 子具有施加于其的低压时提供与所述第二CMOS反相器串联的所述低阻抗。

6.根据权利要求4所述的非易失性存储器，其中在所述高压写入操作模式期间在所述 高压端子具有施加于其的高压时所述第二NMOS切换晶体管关断且所述第一 NMOS切换晶体管接通，以限制来自所述第二CMOS反相器的所述低阈值NMOS 下拉晶体管的泄漏电流。

7.根据权利要求6所述的非易失性存储器，其中在所述高压写入操作模式期间在所述 高压端子具有施加于其的高压时，所述第一NMOS切换晶体管通过足以接通所述 第一NMOS切换晶体管的电压而被最低程度地接通。

8.根据权利要求3所述的非易失性存储器，其中所述切换电路包含第三NMOS切换 晶体管，所述第三NMOS切换晶体管连接于所述开关节点与所述接地端子之间， 且其在输入数据加载操作模式期间接通以提供低阻抗，且其在所述高压写入操作模 式期间通过低偏置电压而被最低程度地接通以在所述高压端子具有施加于其的高 压时提供高沟道阻抗。

9.根据权利要求8所述的非易失性存储器，其中所述低偏置电压耦合到带隙电压源。