[发明专利]非易失性存储器AND阵列及其操作方法

说明书

技术领域

本发明涉及一种非易失性存储单元。本发明还涉及一种非易失性存储器AND阵列。而且，本发明涉及这种非易失性存储器AND阵列的布局。另外，本发明还涉及一种操作这种非易失性存储器AND阵列的方法。

背景技术

从国际申请WO 94/10686中已知一种非易失性存储器AND阵列。

该AND阵列包括多个存储单元，每个存储单元均由叠栅晶体管构成，该叠栅晶体管包括能够存储电荷的悬浮栅极和能够对该悬浮栅极上的操作(即读取、写入和擦除)进行控制的控制栅极。

在AND阵列结构中，存储单元是以行和列的形式布置的。同一行上的存储单元共用一个字线(word line)，该字线连接至这些存储单元的控制栅极中的每个控制栅极。同一列上的存储单元共用一个连接至这些存储单元的源极中的每个源极的位线和另一个连接至这些存储单元的漏极中的每个漏极的位线。

这种AND阵列结构可以作为具有双晶体管(2T)存储单元的存储器阵列的替换方案。例如，这两种阵列结构都允许通过Fowler-Nordheim(FN)隧穿进行编程。在2T存储单元中，叠栅晶体管与另一个存取晶体管组成一对晶体管。

在早期的工艺时代，AND阵列中的存储单元尺寸通常大于2T阵列中的存储单元尺寸，这是因为每个单元需要两条位线使得列间距非常大，但是对于更先进的工艺时代(在大约90nm节点时“打成平手”)，AND阵列结构可提供比2T阵列更小的单元尺寸，这主要是由于以下事实：不能进一步地降低2T存储器中存取晶体管的长度，从而导致2T结构中的行间距较大。

而且，AND阵列结构可以提供的读取电流比2T结构大，这能被有利地运用到基于SONOS(硅-氧化物-氮化物-氧化物-硅)或其他电荷俘获单元的非易失性存储器AND阵列中。由于不存在存取栅极(AG)晶体管(它与控制栅极晶体管串联会限制2T单元中的电流)，这个较高的读取电流才能实现。另外，在AND阵列结构中，能比在2T结构中施加更高的编程禁止电压。在2T结构中，较高的编程禁止电压将造成存取晶体管的击穿，但是很明显地，在AND阵列结构中，这不是一个问题，这是因为能在禁止电压下对两条位线进行偏置。

在基于SONOS的非易失性半导体器件中，通过电子从载流沟道通过底部二氧化硅层(隧道氧化层)到氮化硅层的(直接)隧穿的机制，能在ONO堆叠的氮化硅层中存储电荷。

氮化硅层的电荷俘获特性能降低隧道氧化层的厚度，这可使编程/擦除电压更低。

作为选择，“SONOS”材料堆叠可包括除了SiO₂或Si₃N₄之外的其他材料，诸如Al₂O₃、HfO₂、HfSiO、HfSiON、ZrO₂等。为了清楚起见，在本文的其它部分，电荷俘获单元的所有类别均被称为“SONOS”。

不利的是，SONOS存储器件会受到栅极干扰(gate disturb)效应的影响，例如在读取动作期间。

栅极干扰涉及存储单元的阈值电压V_T的干扰，栅极干扰是由于向该单元的沟道区域和控制栅极之间施加相对较大的电压差(将导致ONO堆叠中的相对较大的电场)而引起的，该电压差能通过软编程或软擦除逐渐地改变氮化物中的电荷。因此，定义了存储单元的存储器状态或位值的阈值电压V_T的电平(是“0”或者“1”，这取决于读取操作期间的存储单元的实际阈值电压是高于还是低于施加到控制栅极上的电压V_CG，read)在存储单元的使用期限内具有逐渐变化的趋势。

例如，由于在读取操作期间向存储单元的控制栅极上施加电压而产生的栅极干扰可能会造成存储单元的较慢的编程速度，即在读取期间产生了隧穿。

而且，与基于悬浮栅极的非易失性存储器件相比，SONOS存储器件存在数据保持能力相对较低的问题。另一方面，SONOS类存储器的优点是不存在明显的非本征特性，即不同单元的特性在很大程度上是相同的。

发明内容

本发明的目的是降低基于SONOS的AND阵列存储器中的栅极干扰的影响。