[发明专利]多功能以及紧凑的DC耦合CML缓冲器

说明书

相关申请的交叉引用

本申请基于35U.S.C.§.119要求2006年6月28日递交的、序号为 60/817,595的临时申请以及2006年7月24递交的、序号为60/833,059的临 时申请的优先权，通过引用方式将这两份申请并入本文。

技术领域

本发明涉及CML逻辑缓冲器，尤其涉及信号从CML逻辑缓冲器到负 载的传送。

背景技术

数字逻辑电路用在与频率不断增长的信号有关的应用中。例如，在蜂 窝电话中，如今使用数字电路来实现高速分频器。例如，蜂窝电话的接收 机链路可以包括具有锁相环的本地振荡器。锁相环的反馈回路中的分频器 可以是数字计数器。由于速度的原因，可以在一种被称为“电流模式逻辑” (CML)的逻辑类型中实现该计数器的一些部分。一种类型的CML逻辑门 是缓冲器(有时称为“时钟驱动器”)。

图1(现有技术)是以传统方式AC耦合到负载2的传统非反相CML 缓冲器1的示意图。负载具有用于接收差分信号的两个差分信号输入节点3 和4。N沟道场效应晶体管(FET)5和6以及电阻器7和8表示了CML 负载的典型电路。晶体管5的栅极耦合到负载的差分信号输入节点3。晶体 管6的栅极耦合到负载的差分信号输入节点4。当在晶体管5和6的栅极上 出现恰当量值的DC偏置电压时，负载2正常工作。在输入节点3和4上接 收的差分信号在该DC偏置电压之上和之下来回转换。电阻器9和10表示 用于在晶体管5和6的栅极上设置适当DC电压VBIAS2的偏置网络。

缓冲器1在一对差分信号输入节点11和12上接收差分CML输入信号， 并且将差分CML输出信号从一对差分信号输出节点13和14驱动到负载2。 缓冲器1通常包括N沟道FET下拉电流源结构15(其充当一对输入N沟 道上拉FET16和17的负载)。电流镜结构15用于分别从输出节点13和14 吸收DC偏置电流18和19。位于远处的偏置电压生成器通常提供偏置电压 VBIAS1，其决定了DC偏置电流18和19的量值。当接收的差分CML输 入信号是在差分信号输入节点11和12上接收到时，晶体管16和17就会 将差分信号传送到差分信号输出节点13和14。每个差分信号输入信号在一 个电压范围内变化，并且典型地具有DC偏置电压偏移。差分CML输入信 号的DC偏置电压与晶体管16和17的源极跟随器的操作以及DC偏置电流 18和19相结合，用来建立差分信号输出节点13和14上的DC偏置电压。 缓冲器1的差分信号输出节点上的DC偏置电压通常与应该出现在负载2 的晶体管5和6的栅极上的DC偏置电压VBIAS2不同。因此缓冲器1的差 分信号输出节点13和14通过电容器20和21，AC耦合到负载2的差分信 号输入节点3和4。这使得缓冲器和负载的DC偏置电压可以不同，但使得 转换的差分信号从缓冲器1传送到负载2。

图2(现有技术)是示出了图1的传统缓冲器1的操作的波形图。上方 的波形显示了脉冲宽度为500皮秒的相对高频信号如何从缓冲器通过电容 器20和21传送到负载。然而，由于AC耦合，较低频的信号受到了抑制。 信号频率越低，受到抑制的信号就有越多。下方的波形显示了脉冲宽度为 10微秒的相对低频信号大部分被缓冲器和负载之间的AC耦合抑制了。在 数字逻辑值为“高”的10微秒脉冲的末端，信号的电压电平几乎下降到了 被定义为相反数字逻辑值的值(数字逻辑值为“低”)的电压。在10微秒 脉冲的末端，90％的信号被衰减了。因此，只有当要传送到负载的信号是足 够高频的信号以使得希望的信号有足够的信号强度到达负载时，才可以采 用与该负载AC耦合的典型CML缓冲器。因此，需要更多功能的缓冲器电 路。

发明内容