[发明专利]具有比命令-与-地址-加载频率大的数据写入频率的NAND系统

说明书

技术领域

本发明大体来说涉及NAND存储器系统且特定来说本发明涉及一种具有比命令-与-地址-加载频率大的数据写入频率的NAND系统。

背景技术

存储器装置通常提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。所述单元的阈值电压的改变通过对电荷存储或陷获层或其它物理现象的编程来确定每一单元的数据值。快闪存储器的普通用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话及可抽换式存储器模块。

NAND快闪存储器装置是常见类型的快闪存储器装置，所谓的此种类型是指布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器装置的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接到字线。所述阵列的列包括在一对选择线(源极选择线与漏极选择线)之间源极到漏极串联连接在一起的存储器单元串(经常称作NAND串)。所述源极选择线包括NAND串与所述源极选择线之间的每一交叉点处的源极选择栅极，且所述漏极选择线包括NAND串与所述漏极选择线之间的每一交叉点处的漏极选择栅极。所述选择栅极通常为场效晶体管。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到列位线。

行解码器通过选择连接到存储器单元的控制栅极的字线启动一行存储器单元来存取所述存储器阵列。此外，驱动连接到每一串的未经选定存储器单元的控制栅极的字线以将每一串的未经选定存储器单元作为通过晶体管操作，使得所述未经选定存储器单元以不受其所存储数据值限制的方式通过电流。然后，电流经由对应的选择栅极穿过每一NAND串而从列位线流到源极线，所述电流仅受每一串的所选定存储器单元限制。此将所选定存储器单元行的当前已编码的数据值置于列位线上。

NAND快闪存储器装置经由共用多路复用输入/输出总线顺序接收命令、地址及数据且经由所述共用多路复用输入/输出总线输出数据。所述存储器装置还接收用于对所述命令及地址输入及数据输入定时或使其同步的单个时钟信号。以所述单个时钟信号的频率接收所述命令、列地址的部分、行地址的部分及所述输入数据的部分。已基于所述存储器装置接收所述命令、地址或数据分量中的任一者所需要的最大时间选择所述时钟信号的频率。

由于上述原因，且由于所属技术领域中的技术人员在阅读并了解本说明书之后将明了的下述其它原因，所属技术领域中需要存储器装置中的替代性定时方案。

发明内容

本发明解决存储器装置中的定时方案的上文所提及的问题及其它问题，且通过阅读及学习以下说明书将了解所述问题。

对于一个实施例，本发明提供一种操作NAND快闪存储器装置的方法，其包括以第一频率接收命令及地址信号及以比所述第一频率大的第二频率接收数据信号。

本发明的其它实施例包括不同范围的方法及设备。

附图说明

图1是根据本发明的实施例的NAND快闪存储器装置的简化框图。

图2是根据本发明的另一实施例的命令-与-地址加载及数据加载的定时表。

具体实施方式

在本发明的以下详细说明中，参照其中形成本发明的一部分且其中以图解说明的方式显示其中可实践本发明的具体实施例的附图。在图式中，若干视图中相同编号描述大致类似的组件。充分详细地说明这些实施例以使所属技术领域中的技术人员能够实践本发明。所属技术领域中的技术人员也可使用其它实施例并可在不背离本发明的范围的前提下做出结构、逻辑及电气方面的改动。因此，不应以限制意义考虑以下详细说明，且本发明的范围仅由所附权利要求书及其等效物界定。