[发明专利]半导体结构图案形成

说明书

技术领域

[0001]本发明一般涉及半导体器件，并且更具体地涉及形成一种用 于半导体器件的结构的图案。

背景技术

[0002]FinFET(例如MIGFet、ITFet、多鳍片FinFET)包括设置 在半导体鳍片结构中的垂直沟道区域。一些类型的鳍片场效应晶体管 (finFET)的优点是FinFET的沟道宽度尺寸沿着该鳍片的垂直高度设 置，由此允许每个管芯区域上有更多的晶体管驱动电流。其对于其他 类型的具有垂直沟道结构和基本水平的载流子传输也是成立的。

[0003]对于一些FinFET，鳍片结构的宽度通常是光刻工艺的特征 尺寸。一些用于进一步减小鳍片宽度的技术包括形成第一鳍片或者其 他类型的结构，然后邻近第一鳍片形成隔离物。然后将该邻近于第一 鳍片的隔离物用于图案化该半导体鳍片结构。

[0004]使用隔离物来限定该半导体鳍片结构的一个挑战是第一鳍 片可能必须满足用于形成适当的隔离物的高宽比的参数。因此，在该 产生的两个隔离物之间(并且随后在该两个半导体鳍片结构之间)的 距离可以比预期的稍微更大地分开。

[0005]所需要的是用于形成在半导体器件中的结构的图案的改进 工艺。

附图说明

[0006]通过参考附图可以更好的理解本发明，并且对于本领域技 术人员来讲，许多目的、特征和优点将变得更加显而易见。

[0007]图1、3、7、9—12、14、16、17、19、20和22是根据本 发明的一个实施例的晶片在其制造的不同阶段期间的局部侧剖面图。

[0008]图2、4—6、8、13、15、18、21和23是根据本发明的一 个实施例的晶片在其制造的不同阶段期间的局部顶视图。

[0009]在不同的附图中所使用的相同的附图标记表示相同的部 分，除非另有说明。该附图不必按比例绘制。

具体实施方式

[0010]接下来阐明用于执行本发明的实例的详细描述。该说明旨 在描述本发明而不是限制该发明。

[0011]图1—23示出根据本发明的一个实施例的在制造FinFET 期间的不同视图。在示出的实施例中，通过氧化图案化层的可氧化材 料来形成用于诸如沟道结构(例如FinFET的鳍片)的结构的图案。

[0012]图1是示出从晶片随后形成FinFET的局部侧剖面图。在 示出的实施例中，晶片101具有绝缘体上半导体(SOI)衬底结构，其中 (在示出的实施例中)绝缘层103设置在体层例如体硅(未示出)上。 该衬底包括设置在层103上的半导体层105。层105由半导体材料制成 (例如，单晶硅、硅碳、硅锗、碳化硅锗、镓、砷化镓、砷化铟、磷化 铟或者其他III—IV族化合物半导体材料，或者其任意组合)。层105 接下来被图案化以形成半导体鳍片结构和多鳍片结构的源/漏极结构。 在一个实施例中，层105具有500—1500埃的厚度，但是在其他的实 施例中可以是其他尺寸。在另一个实施例中，晶片不包括层103，其中 层105可以是体半导体材料的层。

[0013]氧化层107(例如氧化硅)设置在层105上。在一个实施 例中，层107是50—200埃厚，但是在其他实施例中可以是其他尺寸， 包括更大的厚度。层107用于对层109执行工艺期间保护层105并且 允许在105层上的氮化物层109的减少应力的生长。

[0014]氮化物层109(例如氮化硅)设置在层107上。在一个实 施例中，氮化物层109是300—700埃的厚度，但是在其他实施例中可 以是其他厚度。在一些实施例中，为了图案化层105而在层109中随 后形成图案。

[0015]可氧化材料层111设置在层109上。在一个实施例中，层 111由非晶硅制成并且具有50—300埃的厚度，但是在其它实施例中， 其可以是由其它材料制成和/或由其他厚度制成。例如，在另一个实施 例中，可氧化材料层111由氮化物制成。在这个实施例中，使用ISSG (在位蒸汽生成)氧化工艺，氮化物是可氧化的。

[0016]氧化层113设置在层111上。在一个实施例中，氧化层 113是50—100埃厚，但是在其他实施例中可以是其他尺寸。氧化层 113允许在非晶硅层111上的氮化物层115的减少应力的生长。