[发明专利]在多个处理器/核的测试与调试进程期间控制电源、时钟和复位的装置和方法

说明书

【0001】本发明一般涉及芯片上多个处理器的测试与调试，且更具体地 涉及将与每个处理器关联的测试访问端口(TAPs)耦合到外部测试与调 试单元。更明确地，本发明涉及对测试与调试进程所选参数的控制。

背景技术

【0002】现今的数字信号处理器、微处理器和复杂逻辑核便于通过被称 为JTAG(Joint Test Action Group，联合测试行动小组)接口的限制的引脚 接口(limited pin interface)进行测试。这种接口遵照IEEE 1149.1测试访 问端口(TAP)协议和需求。现代处理器单元通常使用JATG接口来提供 对内电路模拟(ICE)逻辑的访问以便于对嵌入式处理器或逻辑系统级芯 片(system-on-a-chip)设计进行调试。处理器单元通常具有多个处理器/ 核，每个处理器/核具有其各自的TAP。

【0003】在IEEE 1149.1规范具有的两种方式中，多个TAPs可以连接到 一起。在并行配置中，单个TDI(测试数据输入)输入信号连接到系统 中每个TAP的TDI输入。与此类似，来自所有处理器/核的TDO(测试 数据输出)输出信号被线连接在一起。每个TAP的单独TMS控制信号用 于独立驱动每个TAP状态。控制器确保每次只有一个TAP被置于其响应 TDI输入信号并传送TDO输出信号的状态中。

【0004】并行配置的问题是每个TAP需要其各自的TMS(测试模式选择) 控制信号。在具有多个处理器/核的系统级芯片上，这种配置将需要装置 上有多个引脚。此外，这些引脚的每一个都需要耦合到JTAG控制器。这 种耦合需要处理器单元板上的附加信号以及连接到JTAG控制器的连接 器。这种对多个TAP问题的解决方案不便于升级。因为在同一时刻只有 一个TAP可以驱动其TDO输出，同时并行方案解决方案也不便于联合模 拟(co-emulation)，其中多个TAP需要通过TAP状态机同时驱动。

【0005】使用这种并行配置，可以在维持对有效TAP执行扫描能力的同 时将一个或多个TAP关闭或停止供电。但是，一旦一TAP无效，则控制 器将无法唤醒该模块及重新使能扫描。

【0006】串联配置是连接多个TAP的较为通用的配置。该配置要求所有 TAP使用相同的时钟进行计时并且一个TAP的串联输出用作系统中下一 个TAP的串联输入。这种配置支持调试和测试进程。

【0007】串联测试配置存在多个问题。第一，如果将该系列中一个TAP 电源切断，则控制器无法将数据移入活移出与切断电源的TAP串联的任 何TAP。一旦一个TAP电源切断，扫描控制器将无法唤醒休眠模块。第 二个问题是所有TAP必须以相同的频率进行计时。结果，最大时钟频率 受到系统中最慢组件的限制。ARM Ltd的可合成ARM处理器使该问题 更为严峻，因为JTAG TCK(测试时钟)时钟信号必须使用ARM处理器 的功能性(functional)时钟进行同步。这种被称为RTCK信号的被同步 TCK信号，其可用作与ARM处理器串联的所有其它组件的TCK信号。 因此，如果ARM时钟以低频率运行或被关闭，则无法通过与该核串联的 任何TAP进行扫描。

【0008】串联配置的TAP存在的另一问题是要访问一个特定TAP，控制 器必须通过所有串联的TAP进行扫描。该特征使得难于升级(scaling)。 系统甚至系统级芯片可以具有数百个处理器。这种复杂性导致扫描路径 的长度达到数千比特。长扫描路径明显降低所选处理器核的调试速度。

【0009】串联配置还在产品测试方面存在问题。典型地，产品测试中使 用的测试向量针对单个TAP而写入。该测试装备不具有了解其它TAP可 以先于或跟随JTAG串联中测试的TAP的自动化方法。对于每个系统， 这些测试向量必须被重写以适应串联的多个TAP。

【0010】为了保护在嵌入式装置上被处理的秘密信息，一些装置被配备 安全特征以阻止对一些数据的查看。系统上的安全特征还可用于保护知 识产权，诸如算法、驱动器或其它软件。由于调试进程使用处理器上的 TAP访问ICE逻辑，所以安全逻辑通常禁用受保护核上的TAP。在过去 的设计中，TAP通过选通(gating)TAP时钟信号即TCLK信号被禁用。