[发明专利]具有双栅极导体的改善的CMOS二极管及其制造方法

说明书

技术领域

本发明涉及改善的互补金属氧化物半导体(CMOS)二极管结构。更具体而言，本发明涉及具有双栅极导体的CMOS二极管，该双栅极导体减小P+/N+变化和CMOS二极管的理想度变化。

背景技术

二极管是CMOS技术中的关键器件，其可用于带隙参考电路。图1示出了在半导体衬底110中形成的常规CMOS二极管。半导体衬底110包括具有n型导电性的第一区域112和具有p型导电性的第二区域114。第一和第二区域112和114一起限定了在半导体衬底110中位于其间的第三区域113，第三区域具有n型或p型导电性，但具有显著低于第一和第二区域112和114的掺杂剂浓度。第一和第二区域112和114还包括表面硅化物层112A和114A，如图1所示。

CMOS二极管典型地由单个栅极导体限定，该单个栅极导体位于半导体衬底110的顶上的栅极介质层120之上并包括n型导电性的第一部分122和p型导电性的第二部分124，如图1所示。栅极导体的第一部分122邻近第一区域112，栅极导体的第二部分124邻近第二区域114。栅极导体的第一部分122和第二部分124彼此直接接触并通过公共表面硅化物层123短路。

沿栅极导体的侧壁可选地提供一个或多个可选的侧壁隔离物126以将栅极导体与第一和第二掺杂区域112和114隔离。此外，可以在包括栅极导体和半导体衬底110的整个结构之上提供一个或多个介质帽层130。

在p掺杂的第二区域114和n掺杂的第一区域112之间，由于n掺杂的区域和p掺杂的区域的功函数差异，在半导体衬底110的轻n掺杂的第三区域113中并直接在栅极导体的p掺杂的第二部分124之下形成载流子积累区域116。此外，在轻n掺杂的第三区域113与p掺杂的第二区域114之间的二极管界面处，在载流子积累区域116之下，形成耗尽区域118，如图1所示。

积累区域116和耗尽区域118的宽度与栅极导体的p掺杂的第二部分124的宽度正相关。然而，典型地通过掩蔽的掺杂剂注入来实施单个栅极导体的第一部分122和第二部分124的掺杂，由于所使用的光刻工具的限制，可导致显著的重叠未对准和关键尺寸(CD)变化。因此，产生的栅极导体的p掺杂的第二部分124的宽度会明显变化。因此，积累区域116和耗尽区域118的宽度会显著变化，这会导致在二极管界面处的劣化的电场变化。

CMOS二极管的性能可通过通常称为二极管理想度因子的参数来测量。二极管理想度因子n指出了二极管的I-V(即电流-电压)与理想特性的接近程度。对于理想二极管，n＝1.0。在集成电路设计中，典型地希望二极管的理想度(ideality)变化小于0.28％。

然而，积累区域116的宽度及其与下伏耗尽区域118的相互作用会直接影响二极管理想度，因为在耗尽区域118中的电子/空穴复合会不利地影响二极管理想度，并且因为积累区域116提供了除轻n掺杂的第三区域113之外的电子源，该电子源增加了在耗尽区域118中的电子/空穴复合的概率。因此，由掩蔽的掺杂剂注入所造成的宽度变化导致了当前用于90nm节点电路的CMOS二极管的相当大的理想度变化(≈4％)，该变化远远超出了希望的变化限制。

因此需要一种具有减小的P/N栅极变化的改善的CMOS二极管结构，该减小的P/N栅极变化可以减小积累区域的宽度变化及其与下伏耗尽区域的相互作用，并由此减小了二极管理想度变化。

还需要一种用于制造改善的CMOS二极管结构的简单的低成本方法，该方法与常规CMOS制造工艺兼容，具有极少的或没有附加的处理步骤。

发明内容

本发明提供了具有双栅极导体的改善的CMOS二极管，所述双栅极导体中的一个栅极导体掺杂有n型掺杂剂种(species)，而另一栅极导体掺杂有p型掺杂剂种。通过栅极构图方法而不是易产生误差的掩蔽的掺杂剂注入方法来限定所述双栅极导体中的P+/N+掺杂区域的宽度，由此显著小小了变化。因此，有利地减小了所述改善的CMOS二极管的理想度因子变化。

一方面，本发明提供了一种半导体器件，包括：

半导体衬底，包括n型导电性的第一掺杂区域和p型导电性的第二掺杂区域以及位于其间的第三掺杂区域，其中所述第三掺杂区域具有n型或p型导电性和低于所述第一或第二区域的掺杂剂浓度；

栅极介质层，位于所述半导体衬底之上；

n型导电性的第一栅极导体，位于邻近所述半导体衬底中的所述第一掺杂区域的所述介质层上；以及