[发明专利]具有应力沟道区域的改善的CMOS器件及其制造方法

说明书

技术领域

本发明涉及可以在互补金属氧化物半导体(CMOS)电路中使用的半导体器件。更具体而言，本发明涉及包括具有应力沟道区域的至少一个场效应晶体管(FET)的CMOS电路，以及用于通过晶体蚀刻和应力源(stressor)层的假晶生长形成FET的方法。

背景技术

在当前的半导体技术中，典型地，在由单晶半导体材料构成的半导体晶片上制造CMOS器件例如n沟道FET(n-FET)和p沟道FET(p-FET)。

在单晶半导体材料中，可以通过称为米勒指数(Miller index)的数学描述来描述单晶材料的晶胞内的所有晶格方向和晶格平面。具体而言，米勒指数中的符号[hkl]限定了晶向或取向。图1示出了是立方单元的单晶硅晶胞。立方晶胞中的箭头具体指示了某些晶向例如[001]、[100]、[010]、[110]、和[111]。而且，由米勒指数中的符号(hkl)限定单晶硅晶胞的晶体平面或晶面(facet)，该符号指垂直于[hkl]方向的特定的晶体平面或晶面。图2示例性地示出了单晶硅晶胞的晶体平面(100)、(110)、和(111)，其分别垂直于[100]、[110]、和[111]方向。此外，因为晶胞在半导体晶体中是周期性的，在晶体中存在成族或成组的等价的晶向或平面。因此，米勒指数中的符号<hkl>定义了等价的晶向或取向的族或组。例如，<100>方向包括[100]、[010]、和[001]的等价的晶向；<110>方向包括[110]、[011]、[101]、[-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]、和[10-1]的等价的晶向；而<111>方向包括[111]、[-111]、[1-11]、和[11-1]的等价的晶向。相似地，符号{hkl}定义了分别与<hkl>方向垂直的等价的晶体平面或晶面的族或组。例如，{100}平面包括分别与<100>方向垂直的等价的晶体平面的组。

半导体晶片典型地其每一个都具有沿形成晶片的单晶半导体材料(例如，Si)的等价的晶体平面的单组中的一个取向的衬底表面。具体而言，大多数现在的半导体器件被构建在具有沿硅的{100}晶体平面中一个的取向的晶片表面的半导体晶片上。然而，公知电子沿硅的{100}晶体平面具有高的迁移率，而公知空穴沿硅的{110}晶体平面具有高的迁移率。具体而言，沿{100}平面的空穴迁移率值约是对应的沿这样平面的电子空穴迁移率值的1/4到1/2。此外，沿{110}硅表面的空穴迁移率值是沿{100}硅表面的空穴迁移率值的约2倍，而沿{110}表面的电子迁移率值相对于沿{100}硅表面的电子迁移率值明显降低了。

因此，需要提供具有不同的表面取向(即，混合表面取向)的半导体衬底，该不同的表面取向为不同的器件提供了最优化的性能。

此外，半导体器件衬底内的机械应力也可用于调整器件性能。例如，在硅中，当硅膜受到沿膜方向的压缩应力和/或受到沿垂直于硅膜的方向的拉伸应力时可以提高空穴迁移率，而当硅膜受到沿膜方向的拉伸应力和/或受到沿垂直于硅膜的方向的压缩应力时可以提高电子迁移率。因此，可以有利地在p-FET和/或n-FET的沟道区域中产生压缩和/或拉伸应力以提高这样的器件的性能。

然而，对于相同的应力分量，压缩或拉伸应力，会对p-FET和n-FET的性能产生不同的影响。换句话说，沿源极-漏极方向的压缩应力和/或沿垂直于栅极介质层的方向的拉伸应力会改善p-FET的性能但会对n-FET的性能产生不利影响，而沿源极-漏极方向的拉伸应力和/或沿垂直于栅极介质层的方向的压缩应力会改善n-FET的性能但会对p-FET的性能产生不利影响。因此，p-FET和n-FET需要不同类型的应力用于改善性能，这对同时制造高性能p-FET和n-FET提出了挑战，因为难以沿源极-漏极方向将压缩应力施加到p-FET的同时将拉伸应力施加到n-FET，或沿垂直于栅极介质表面的方向将拉伸应力施加到p-FET的同时将压缩应力施加到n-FET。