[发明专利]用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统

说明书

技术领域

本发明涉及电路仿真和检验方法以及软件，并且更特别地，涉及检验阵列性能的阵列建模方法和软件。

背景技术

通常并不通过在设计检验期间同时建模阵列中的每个单元来实现全电路仿真。由于所需要的计算时间和存储器的总量随阵列维数几何增加，因此通常通过在特定时序通过期间使用非活动单元的集总参数模型来实现时序分析。使用非活动单元负载效应的模型降低了仿真的精确度，并且在高速存储器设计上导致了不太理想的设计和超过规定(over-specified)的余量。

通常通过沿阵列边缘的单元来指示阵列(或者子阵列，如果该阵列被分割的话)的最坏情况的读取性能，因为从阵列边界的最坏情况的字线(wordline)到达时间延迟以及从单元通路元件(cell pass device)的输出到输出电路(通常是读取电路)的最坏情况的传播时间将总是具有位于阵列的相对角(opposing corner)处的最短和最长值。由于阵列是通过沿一个边缘的字线以及沿其它边缘的位线的行进(progression)而被限定的，因此对应于最短位线和字线的角单元(corner cell)应当具有最小延迟并且相对角具有最大延迟。

然而，由于字线驱动电路具有非均匀的延迟，因此最坏情况的读取延迟值(最小和最大值这二者)可能发生在沿阵列边缘的任何地方。进一步地，如果读取电路是非均匀的或者具有到达下游点(路径在此必须被定时)的非均匀路径，那么最坏情况的读取延迟值可能发生在该阵列内的任何单元。最小和最大延迟在设计中都很关键，其被定时以便提供最短的连续读取周期，因为数据不能够被定时到达得太早或太晚。

由于写性能取决于位线上的数据值和字线上的选通值(strobe value)这二者的相对到达，因此最坏情况的写入条件也并不总是发生在阵列的边缘，因为来自其相应驱动电路的最坏情况的字线和数据位线延迟可能发生在行和列的任意组合处。

对阵列中每个单元进行仿真是耗时的过程，因为在目前的分析软件中，单元内信号的每一传播通常都需要完整执行用于每个单元的仿真代码，除非将该单元从模型中完全移除，这正是为什么经常使用上述集总参数模型技术的原因。已经进行了一些尝试，以便通过将除了边缘单元之外的所有单元进行移除来建模阵列。然而，如上所述，写入失败可能由于成功写入对选通和数据值的相对到达的依赖而被遗漏。进一步地，移除所有的中央单元改变了位线和字线负载，从而导致可能遗漏写入失败和潜在的读取失败的时序偏差。

极其需要这样的减少，因为对J乘K的阵列的全仿真具有单元计算时间乘以J×K的计算时间，实质上是随阵列维数增加的N的平方的负担。仅对边缘单元的全仿真只需要2×(J+K)-4，其是随阵列维数增加的N阶计算负担。

因此，将期望提供一种用于阵列的设计检验方法，其可以降低分析时间，同时精确检验整个阵列的读取和写入性能。

发明内容

在第一方面中，本发明相应地提供了一种用于检验阵列设计的性能的方法，所述方法包括：指定所述阵列设计的单元的晶体管级模型；禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真；仿真所述晶体管级模型，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中；以及实现对位于所述阵列设计的边界处的边缘单元的时序分析，以便通过确定读取和写入时序值中的至少一个来检验所述性能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中。

优选地，所述阵列设计是静态随机访问存储器(SRAM)阵列设计，并且所述时序分析确定读取延迟和写入周期时间中的至少一个。

所述方法可以进一步包括：依照所述时序分析的结果，为所述阵列设计的每个单元确定字线边缘和位线边缘的到达之间的差别；第一确定所述边缘单元中所述差别的最大和最小差别；第二确定除了所述边缘单元之外的任何非边缘单元是否具有比所述边缘单元中的所述最大差别更大的差别；第三确定任何所述非边缘单元是否具有比所述边缘单元中的所述最小差别更小的差别；以及响应于确定给定的其它单元具有比所述最大差别更大的差别和比所述最小差别更小的差别中的一个，启用对所述给定的其它单元的内部仿真并且通过补充的晶体管级仿真来仿真所述给定单元。

优选地，所述阵列设计包括多个子阵列，由此，所述字线边缘和所述位线边缘的最坏情况的到达并不发生在所述阵列设计的边缘，而是发生在所述子阵列的边缘，并且其中，对所述多个子阵列中的每一个重复所述指定、禁用、仿真和实现。