[发明专利]用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统

权利要求书

1.一种用于检验阵列设计的性能的方法，所述方法包括：

指定所述阵列设计的单元的晶体管级模型；

禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真；

仿真所述晶体管级模型，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中；以及

实现对位于所述阵列设计的边界处的边缘单元的时序分析，以便通过确定读取和写入时序值中的至少一个来检验所述性能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中，

其中，在补充仿真中对分别被确定在边缘之间具有大于或小于边缘单元中的最大和最小差别的差别的任何单元进行全仿真，并且其中，在阵列中的所有单元上找到具有字线边缘到达延迟和位线到读取电路延迟的总和的最小和最大值的单元，并且如果那些单元并不位于阵列边缘处的行中，那么在补充仿真中仿真对应的非边缘行。

2.根据权利要求1的方法，其中所述阵列设计是静态随机访问存储器SRAM阵列设计，并且其中所述时序分析确定读取延迟和写入周期时间中的至少一个。

3.根据权利要求1或2的方法，其进一步包括：

依照所述时序分析的结果，为所述阵列设计的每个单元确定字线边缘和位线边缘的到达之间的差别；

第一确定所述边缘单元中所述差别的最大和最小差别；

第二确定除了所述边缘单元之外的任何非边缘单元是否具有比所述边缘单元中的所述最大差别更大的差别；

第三确定任何所述非边缘单元是否具有比所述边缘单元中的所述最小差别更小的差别；以及

响应于确定给定的其它单元具有比所述最大差别更大的差别和比所述最小差别更小的差别中的一个，启用对所述给定的其它单元的内部仿真并且通过补充的晶体管级仿真来仿真所述给定单元。

4.根据权利要求1或2的方法，其中所述阵列设计包括多个子阵列，由此，所述字线边缘和所述位线边缘的最坏情况的到达并不发生在所述阵列设计的边缘，而是发生在所述子阵列的边缘，并且其中对所述多个子阵列中的每一个重复所述指定、禁用、仿真和实现。

5.根据权利要求1或2的方法，其中通过电路模型软件包来实现所述仿真，所述电路模型软件包仿真所提供的模型中具有任何内部信号变化的所有电路，并且其中所述禁用包括利用指令来重写所述阵列设计的所述非边缘单元处的字线输入。

6.根据权利要求5的方法，其中通过在逻辑上禁用所述非边缘单元的所有单元通路晶体管的指令来实现所述重写。

7.根据权利要求1的方法，其进一步包括：

对于在所述阵列的特定列处的所述阵列的每行，确定字线到达延迟；

确定从所述阵列内每个单元到对应的读取电路的位线延迟；

对于每个所述单元，将所述字线到达延迟和位线延迟进行求和；

找到所述求和的最大和最小结果；

确定所述最大和最小结果中的至少一个是否对应于所述阵列的单元的至少一个非边缘行；以及

响应于确定所述求和的所述最大和最小结果中的所述至少一个对应于非边缘行内的特定单元，启用对所述单元的非边缘行的内部仿真并且通过补充的晶体管级仿真来仿真所述单元的非边缘行。

8.一种用于检验阵列设计的性能的设备，包括：

用于指定所述阵列设计的单元的晶体管级模型的装置；

用于禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真的装置；

用于仿真所述晶体管级模型的装置，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中；以及

用于实现对位于所述阵列设计的边界处的边缘单元的时序分析，以便通过确定读取和写入时序值中的至少一个来检验所述性能的装置，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中，

其中，在补充仿真中对分别被确定在边缘之间具有大于或小于边缘单元中的最大和最小差别的差别的任何单元进行全仿真，并且其中，在阵列中的所有单元上找到具有字线边缘到达延迟和位线到读取电路延迟的总和的最小和最大值的单元，并且如果那些单元并不位于阵列边缘处的行中，那么在补充仿真中仿真对应的非边缘行。

9.根据权利要求8的设备，其中所述阵列设计是静态随机访问存储器SRAM阵列设计，并且其中所述时序分析确定读取延迟和写入周期时间中的至少一个。