[发明专利]在混合取向晶体管中防止电荷损伤的保护

说明书

技术领域

本发明涉及半导体集成电路，更具体地，涉及一种防止电荷损伤的结构和方法，特别在制造集成电路期间。

背景技术

改善集成电路的性能是集成电路设计不断的目标。互补金属氧化物半导体(“CMOS”)电路使用n型场效应晶体管(“NFET”)和p型场效应晶体管(“PFET”)。由于NFET和PFET以不同的方式工作，在NFET和PFET的工作条件能具体适应每种类型晶体管的独特需要时，CMOS电路中性能得到最大改善。

混合取向技术(“HOT”)涉及一种制造CMOS电路的方法，其中NFET具有与半导体衬底的一个晶向对齐的纵向方向，PFET具有与衬底的不同的晶向对齐的纵向方向。当纵向方向(沟道区域的长度方向)的取向与<001>晶向一致时，由于在此晶向电子的迁移率更大，在NFET中能够实现更大的开启电流和更快的切换。此外，当纵向方向的取向与<110>晶向一致时，由于在此晶向空穴的迁移率更大，在PFET中能够实现更大的开启电流和更快的切换。不幸的是，NFET和PFET的纵向方向不能简单地通过将NFET和PFET布置在平行于顶表面，即半导体衬底的主表面，的不同水平方向上而与这些不同的晶向对齐。<001>晶向的取向相对于<110>晶向所在的平面呈一角度。因此，具有这些不同晶向的晶体管只能通过形成半导体衬底的具有不同晶向的区域和在这些不同区域中制造NFET和PFET来实现。

通过使用键合的绝缘体上半导体(semiconductor-on-insulator，“SOI”)和外延生长技术，有可能在衬底的主表面提供具有不同晶向的半导体区域。但是，在通过外延区域将SOI晶体管区域连接到体半导体衬底区域时产生了新的问题。这些问题包括在制造期间更易受静电放电损伤。

在制造半导体集成电路中使用的某些工艺例如等离子体蚀刻和沉积能够引起静电电荷在这些电路的金属或其他导电结构中积累。当未被保护时，某些半导体器件，特别是那些包括薄的介电结构的器件，能被介电结构上过高的电压损伤。具体地，施加到场效应晶体管的栅导体或半导体区域的高电压能够导致NFET和PFET的栅介电层击穿，使它们不能工作。

混合取向技术(“HOT”)在同一电路中同时使用体器件如晶体管，以及SOI器件。HOT工艺与传统工艺对比在于单独的电路通过只使用体器件或只使用SOI器件来实现。传统地，体器件需要二极管保护来防止电荷损伤引起的作用，而SOI器件内在坚固、不需要任何保护。在一些电路设计中，体器件和SOI器件共享端子引起发生电荷损伤的新情况。由于这些原因，需要新的保护方案以保护HOT电路中的器件不受电荷损伤。

发明内容

在本发明的实施例中，提供了一种包括混合取向的互补金属氧化物半导体(“CMOS”)结构的芯片。在该CMOS结构中，体器件设置在半导体衬底第一区域中，该第一区域与在其下方的衬底的体区域相导通，第一区域和体区域具有第一晶向，体器件还包括在第一区域上的第一栅导体。SOI器件设置在通过掩埋介电层(buried dielectric layer)与衬底的体区域分离的绝缘体上半导体(“SOI”)层中。SOI层具有不同于第一晶向的第二晶向，SOI器件包括在衬底的SOI层上的第二栅导体。在本发明的一个优选实施例中，第二栅导体与第一栅导体相导通。

CMOS结构还包括设置在衬底的与体区域相导通的第二区域中的第一二极管。第一二极管具有至少与第一栅导体相导通的阴极和与衬底的体区域相导通的阳极。第一二极管具有击穿电压，超过该击穿电压时第一二极管高度导通，从而当第一栅导体上电压超过击穿电压时第一二极管能够将放电电流传导到体区域。第二二极管设置在衬底的与体区域相导通的第三区域中。第二二极管具有与SOI器件的源区域或漏区域相导通的阴极。当SOI器件的源区域或漏区域的电压超过其击穿电压时，第二二极管能够将放电电流传导到体区域。

在一个示例中，体器件包括p型场效应晶体管(“PFET”)，SOI器件包括n型场效应晶体管(“NFET”)器件。可替换地，体器件能够包括NFET，SOI器件能够包括PFET。SOI器件能够具有与体器件的栅导体相导通的栅导体。在此例中，如果没有保护它们的二极管，体器件和SOI器件会发生电荷损伤。

附图说明

图1是示出根据本发明实施例的CMOS结构例如在混合取向技术(“HOT”)中实现的CMOS逻辑反相器的透视图；