[发明专利]在混合取向晶体管中防止电荷损伤的保护

权利要求书

1.一种包括混合互补金属氧化物半导体(“CMOS”)结构的芯片，包括：

体器件(20)，设置在半导体衬底(50)的第一区域(24)中，所述第一区域(24)与在其下的所述衬底的体区域(18)相导通，所述第一区域和所述体区域具有第一晶向，所述体器件还包括覆盖在所述第一区域上的第一栅导体(21)上；

SOI器件(10)，设置在通过掩埋介电层(16)与所述衬底的所述体区域隔离的绝缘体上半导体(“SOI”)层(14)中，所述SOI层具有不同于所述第一晶向的第二晶向，所述SOI器件包括覆盖在所述衬底的所述SOI层上的第二栅导体(11)；

第一二极管(60)，设置在所述衬底的与所述体区域导通的第二区域(72)中，所述第一二极管具有至少与所述第一栅导体相导通的阴极(62)和与所述体区域相导通的阳极(64)，所述第一二极管具有击穿电压，超过该击穿电压所述第一二极管高度导通，从而当所述第一栅导体上的电压超过所述击穿电压时所述第一二极管能够将放电电流传导到所述体区域；和

第二二极管(80)，设置在所述衬底的与所述体区域导通的第三区域中，所述第二二极管具有至少与所述SOI器件的源区域或漏区域(19)中至少一个相导通的阴极(86)以及与所述体区域导通的阳极(84)，所述第二二极管具有击穿电压，超过该击穿电压所述第二二极管高度导通，从而当所述源区域或所述漏区域中至少一个上的电压超过所述击穿电压时所述第二二极管能够将放电电流传导到所述体区域。

2.如权利要求1所述的芯片，其中所述体器件包括p型场效应晶体管(“PFET”)，所述SOI器件包括n型场效应晶体管(“NFET”)，所述芯片还包括设置在所述第二栅导体层上的更高的金属布线图案(M2、M3)，所述第二栅导体层通过所述更高的金属布线图案与所述第一栅导体相导通。

3.如权利要求1所述的芯片，其中所述第一栅导体和所述第二栅导体是延伸经过所述衬底的主表面(52)的一体的完整的栅导体(31)的一部分。

4.如权利要求2所述的芯片，其中所述NFET的所述晶向是<001>，所述PFET的所述晶向是<110>。

5.如权利要求1所述的芯片，其中所述第一二极管的所述阴极垂直覆盖在所述第一二极管的所述阳极上，所述第二二极管的所述阴极垂直覆盖在所述第二二极管的所述阳极上。

6.如权利要求5所述的芯片，还包括第一导线(46)，该第一导线将所述体器件的源区域(12)或所述体器件的漏区域中的一个导电连接到所述SOI器件的源区域或所述SOI器件的漏区域中的一个。

7.如权利要求6所述的芯片，其中在所述第一栅导体和所述第一二极管的所述阴极之间的传导通路包括第二导线(66)，所述第二导线设置在比所述第一栅导体距离所述半导体衬底的主表面(52)更高的高度。

8.如权利要求7所述的芯片，其中在所述源区域或所述漏区域中至少一个与所述第二二极管的所述阴极之间的传导通路包括第三导线(90)，其中所述第三导线设置在比所述第二导线和第三导线距离所述半导体衬底的所述主表面更高的高度。