[发明专利]带有使用JTAG接口的测试访问控制电路的IC电路

说明书

技术领域

本发明涉及集成电路领域，并且特别地涉及具有内部电路的系统级封装(SIP)集成电路，期望通过串行总线接口与该内部电路通信。

背景技术

在现代系统级封装(SIP)集成电路(IC)中，在一个封装中提供不同的芯片组合以建立完整的系统。使用常见的串行总线接口(SPI，3-WIRE，uWIRE)可以方便地实现包含在这种SIP中的数字芯片与混合信号/射频(RF)芯片之间的通信。为控制和调试特定的混合信号/RF芯片，在芯片级上使用这个串行总线也是已知的。

然而，当这种串行总线被嵌入到SIP内时，一旦该SIP被制造，则该串行总线接口变得不可访问。因此，系统测试，调试和所述混合信号/RF部分的特性都被严重阻碍。

为获得对SIP中不同芯片的访问和控制，所述访问必须重新建立。

已知的方法是复用不可访问串行总线到其他引脚，但是对于不同的结构，可能仍旧是不能实现所述访问，因为这些引脚没有连接到外部封装引脚。

已知可替代的方法是为所述IC提供专用的诊断电路接口，例如根据IEEE标准1149.1提供的JTAG接口。该JTAG接口标准规定JTAG引脚在所述IC的封装上是可用的，因此对于每个按JTAG标准建立的SIP，保证了对JTAG接口的可访问性。

使用已知的主要用于测试IC并与JTAG同义的边界扫描方法，使得通过JTAG接口的访问是可能的。

JTAG接口的边沿扫描结构提供了一种不使用物理测试探测器来测试互连的手段。当在集成电路内部执行边界扫描时，电池被加入到逻辑设计块之间以便能够如同它们是独立的电路那样控制它们。

这种JTAG链也被连接到串行总线接口，并且它们通常是长的，例如1000个单元。如果这个链用于数据到串行总线的传输，那么在数据到达串行接口之前，该数据必须被移位1000单元(需要1000个时钟周期)。这带来了延迟。

为所述串行接口提供更小数量单元的专用链也是已知的。

因此，边界扫描的已知使用实现了对不同SIP配置的访问，但是这里存在速度和延迟问题，并且已知的边界扫描方法还可能需要复杂的时钟系统。

因此，所期望的是提供对嵌入式串行总线的访问和控制，同时能够实现对该串行接口的全功能的速度操作。

发明内容

根据本发明的第一方面，提供了一种集成电路，其包括：具有JTAG接口和测试访问端口的第一电路部分；具有串行总线接口的第二电路部分；和通过所述测试访问端口连接到JTAG接口的测试访问控制电路，其中第一电路部分通过所述测试访问控制电路连接到串行总线接口，并且该测试访问控制电路是可编程的，从而响应于来自JTAG接口的测试模式选择信号而处于透明模式或测试模式。

所述测试访问控制电路使得JTAG接口能够用于通过串行总线接口与第二电路部分通信，从而不需要它自己的JTAC接口。所述透明模式还能够使正常的电路操作不被折衷。这样，仅仅使用所述电路部分其中之一的JTAG接口就能实现对系统级封装的多个电路部分的测试。

所述集成电路可以这样安排：当测试访问控制电路处于透明模式时，能够实现经串行总线接口的第一电路部分与第二部分之间的标准通信；而当测试访问控制电路处于测试模式时，能够实现通过测试访问端口和测试访问电路的经JTAG接口到串行总线接口的通信。

该集成电路可以进一步这样安排：当测试访问控制电路处于测试模式时，测试时钟信号被用作串行总线接口的时钟信号，从而实现了数据传输与通信的同步。

因此，本发明提供了对隐藏的串行接口的通用的和总是可行的访问，同时保持了速度性能，从而处于测试中的电路部分/设备仍然可以按设备规范运行(正常的数据通信)。这也解决了边缘敏感串行协议的同步性问题。

通过提供测试访问控制电路，该设备的正常(数据)通信是可能的。在先前的实现方法中，速度或访问是受限的或不以普通的方法实现。本发明克服了这两个已知的问题。

本发明将发现，它应用在SIP领域中，并且用在限制对串行接口的访问、但必须保持速度性能的所有其他应用中。