[发明专利]具有混合沟道取向的CMOS器件及其制造方法

说明书

技术领域

本发明涉及可用于互补金属-氧化物-半导体(CMOS)电路的半导体器件。更具体地，本发明涉及一种CMOS电路，其包括具有混合沟道取向的至少一个n沟道场效应晶体管(n-FET)和至少一个p沟道场效应晶体管(p-FET)。换句话说，该CMOS电路的n-FET和p-FET包括沿着其上设置CMOS电路的半导体衬底的不同组晶面取向的沟道。

背景技术

在现有的半导体技术中，CMOS器件，例如n-FET和p-FET，典型地制造于这样的半导体晶片之上，每一个半导体晶片都具有沿着形成衬底的半导体材料(例如Si)的一组等效晶面之一取向的衬底表面。特别地，现今的大部分半导体器件都构建在具有沿着硅的{100}晶面之一取向的晶片表面的硅晶片之上。

已知电子沿着硅的{100}晶面具有高迁移率，而已知空穴沿着硅的{110}晶面具有高迁移率。具体地，沿着{100}面的空穴迁移率值比沿着这样的面的相应的电子迁移率值低约2到4倍。另一方面，沿着{110}硅表面的空穴迁移率值比沿着{100}硅表面的空穴迁移率值高约2倍，但是与沿着{100}表面的电子迁移率相比，沿着{110}表面的电子迁移率显著降低。

从上述内容可以推断，由于沿着{110}面优良的空穴迁移率，其引起p-FET中较高的驱动电流，所以为了形成p-FET器件，{110}硅表面是最佳的。然而，这样的表面完全不适于形成n-FET器件。由于沿着{100}面的增强的电子迁移率，其引起n-FET中较高的驱动电流，因此为了形成n-FET器件，替代地，{100}硅表面是最佳的。

鉴于上述情况，需要提供一种半导体衬底，该半导体衬底具有为特定器件提供最佳性能的不同表面取向(即，混合表面取向)。

还存在这样的需要，即提供一种在具有混合表面取向的衬底上形成集成半导体器件的方法，而该集成半导体器件包括具有混合沟道取向的至少一个n-FET和p-FET，即，n-FET沟道沿着提供相对较高电子迁移率的第一组等效晶面取向，而p-FET沟道沿着提供相对较高空穴迁移率的不同的第二组等效晶面取向。

发明内容

本发明提供一种具有混合表面取向的半导体衬底。本发明的半导体衬底可以包括体半导体结构或绝缘体上半导体(SOI)的多层结构，其可以通过蚀刻步骤处理，以形成具有沿着半导体衬底材料的不同组晶面取向的内表面的凹槽(recess)。这样的半导体衬底可以容易地用于形成包括具有不同沟道取向的n-FET和p-FET的CMOS电路。

一方面，本发明涉及一种半导体器件，包括：半导体衬底，包括至少第一和第二器件区域，其中所述第一器件区域包括第一凹槽，所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二器件区域包括第二凹槽，所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面；位于所述第一器件区域的至少一个n沟道场效应晶体管(n-FET)，所述n-FET包括沿着所述第一凹槽的内表面延伸的沟道；以及位于所述第二器件区域的至少一个p沟道场效应晶体管(p-FET)，所述p-FET包括沿着所述第二凹槽的内表面延伸的沟道。

本发明中使用的术语“等效晶面”代表或者由米勒指数所定义的等效晶面或面的集合，其将在下文中更详细地描述。

另一方面，本发明涉及一种形成半导体器件的方法，包括以下步骤：形成包括至少第一和第二器件区域的半导体衬底；在所述半导体衬底的所述第一器件区域形成第一凹槽，且在所述半导体衬底的所述第二器件区域中形成第二凹槽，其中所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面；以及在所述第一器件区域形成至少一个n-FET，且在所述第二器件区域形成至少一个p-FET，其中所述n-FET包括沿着所述第一凹槽的内表面延伸的沟道，且其中所述p-FET包括沿着所述第二凹槽的内表面延伸的沟道。

又一方面，本发明涉及一种半导体衬底，包括至少第一和第二器件区域，其中所述第一器件区域包括第一凹槽，所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二器件区域包括第二凹槽，所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面。

再一方面，本发明涉及一种方法，包括以下步骤：形成包括至少第一和第二器件区域的半导体衬底；以及在所述半导体衬底的所述第一器件区域形成第一凹槽，且在所述半导体衬底的所述第二器件区域中形成第二凹槽，其中所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面。