[发明专利]具有混合沟道取向的CMOS器件及其制造方法

权利要求书

1.一种半导体器件，包括:

半导体衬底，包括至少第一和第二器件区域，其中所述第一器件区域包括第一凹槽，所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二器件区域包括第二凹槽，所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面；

位于所述第一器件区域的至少一个n沟道场效应晶体管(n-FET)，所述n-FET包括沿着所述第一凹槽的内表面延伸的沟道；以及

位于所述第二器件区域的至少一个p沟道场效应晶体管(p-FET)，所述p-FET包括沿着所述第二凹槽的内表面延伸的沟道。

2.根据权利要求1的半导体器件，其中所述半导体衬底的衬底表面沿着所述第一组等效晶面之一取向或沿着所述第二组等效晶面之一取向。

3.根据权利要求1的半导体器件，其中所述半导体衬底包括单晶硅，以及以下之一:

(a)其中所述第一组等效晶面是硅的{100}面，且其中所述不同的第二组等效晶面是硅的{110}面；

(b)其中所述第一组等效晶面是硅的{100}面，且其中所述不同的第二组等效晶面是硅的{111}面；或

(c)其中所述半导体衬底包括单晶硅，其中所述第一组等效晶面是硅的{111}面，且其中所述不同的第二组等效晶面是硅的{110}面。

4.根据权利要求1、2或3的半导体器件，其中所述n-FET还包括位于所述沟道的相反侧的源极区和漏极区以及位于所述沟道之上的栅极叠层，且其中所述n-FET具有大于其栅极长度的沟道长度，或者其中所述p-FET还包括位于所述沟道的相反侧的源极区和漏积区以及位于所述沟道之上的栅极叠层，且其中所述p-FET具有大于其栅极长度的沟道长度。

5.一种形成半导体器件的方法，包括以下步骤:

形成包括至少第一和第二器件区域的半导体衬底；

在所述半导体衬底的所述第一器件区域形成第一凹槽，且在所述第二器件区域中形成第二凹槽，其中所述第一凹槽具有沿着第一组等效晶面取向的内表面，且其中所述第二凹槽具有沿着不同的第二组等效晶面取向的内表面；以及

在所述第一器件区域形成至少一个n-FET，且在所述第二器件区域形成至少一个p-FET，其中所述n-FET包括沿着所述第一凹槽的内表面延伸的沟道，以及其中所述p-FET包括沿着所述第二凹槽的内表面延伸的沟道。

6.根据权利要求5的方法，其中所述半导体衬底的衬底表面沿着所述第一组等效晶面之一取向，其中所述第一凹槽通过各向异性蚀刻工艺形成，所述各向异性蚀刻工艺沿着垂直于所述衬底表面的方向蚀刻所述半导体衬底，且其中所述第二凹槽通过结晶蚀刻工艺形成，所述结晶蚀刻工艺沿着所有方向，但是沿着所述第一组等效晶面以比沿着所述不同的第二组等效晶面的速率快的速率，蚀刻所述半导体衬底。

7.根据权利要求5的方法，其中所述半导体衬底的衬底表面沿着不同的第二组等效晶面之一取向，其中所述第一凹槽通过结晶蚀刻工艺形成，所述结晶蚀刻工艺沿着所有方向，但是沿着所述不同的第二组等效晶面以比沿着所述第一组等效晶面的速率快的速率，蚀刻所述半导体衬底，且其中所述第二凹槽通过各向异性蚀刻工艺形成，所述各向异性蚀刻工艺沿着垂直于所述衬底表面的方向蚀刻所述半导体衬底。

8.根据权利要求6或7的方法，其中所述半导体衬底包括单晶硅，其中所述第一组等效晶面是硅的{100}面，且其中所述不同的第二组等效晶面是硅的{110}面。

9.根据权利要求6或7的方法，其中所述各向异性蚀刻工艺是干法蚀刻工艺，且其中所述结晶蚀刻工艺是湿法蚀刻工艺。

10.根据权利要求6或7的方法，其中使用反应离子实施所述干法蚀刻工艺，且其中使用氢氧化物基蚀刻溶液实施所述湿法蚀刻工艺。

11.根据权利要求5的方法，其中所述n-FET还包括位于所述沟道的相反侧的源极区和漏极区以及位于所述沟道之上的栅极叠层，且其中所述n-FET具有大于其栅极长度的沟道长度，或者其中所述p-FET还包括位于所述沟道的相反侧的源极区和漏极区以及位于所述沟道之上的栅极叠层，且其中所述p-FET具有大于其栅极长度的沟道长度。