[实用新型]一种显示器数字图像实时缩放集成电路

说明书

技术领域

本实用新型涉及数字图像处理技术领域，更具体的说涉及一种显示器数字图像的缩放处理电路。

背景技术

鉴于先进半导体处理技术的发展，集成电路(ICs)的功能及复杂程度日趋增强。

传统的用于各类平板显示器的图像制式转化集成电路设计均较复杂，缩放速度不高，可重用性差，难以集成。其中缩放系数和存储器读地址的产生尤为复杂。由于过于复杂，因此较易出问题，可靠性也差，成本也一直较高。另外，已有的单一电路不能同时实现向上、向下缩放功能，向上缩放即从低清晰度图像转化到高清晰度图像，向下缩放即从高清晰度图像转化到低清晰度图像，究其原因，是因为没有结构简单，控制巧妙的数字图像缩放集成电路，同时对高清宽屏图像缩放显示效果也不理想。

发明内容

本实用新型的目的是为了克服现有技术缺点和不足，提供了一种显示器数字图像实时缩放处理集成电路。

一种显示器数字图像实时缩放集成电路，其特征在于，该电路包括：

总线接口模块1、行存储器2、缩放控制模块3、缩放同步发生模块4、缩放系数计算产生器5、场缩放模块6和行缩放模块7；

视频数据通过总线接口模块1并经设定存放于行存储器2后将同步控制信号发送到缩放同步发生模块4，根据同步控制信号缩放同步发生模块4分别向缩放控制模块3和行存储器2发送数据有效计数信号；缩放控制模块3根据数据有效计数信号向行存储器2发出行选择信号及读地址信号，视频数据由行存储器2输送到缩放控制模块3内进行行场缩放步长计算；再将行场缩放步长发送到缩放系数计算产生器5计算场缩放加权系数和行缩放加权系数，并将场缩放加权系数和行缩放加权系数分别输入场缩放模块6和行缩放模块7，同时缩放控制模块3将视频数据输入到场缩放模块6进行场缩放，之后再将经场缩放后的视频数据输入行缩放模块7，最后经行缩放后输出所需视频数据。

所述总线接口模块1包括总线从模块12和总线主模块11；

所述总线从模块12由总线接口有限状态机、缩放配置寄存器堆以及中断控制发生逻辑单元构成，用于接受CPU对缩放配置寄存器堆的设定以及对输入的视频数据进行对将要显示的画面的分辨率大小、图像缩放要求和行场同步信号极性进行设定；

所述总线主模块11由总线接口有限状态机和缓存地址计算逻辑单元构成，用于按照总线从模块12的缩放，配置寄存器堆的设定从制定的系统存储器位置读取要缩放显示的数据，并产生行存储器2读写控制信号。

所述缩放控制模块3包括场缩放控制单元31、行缩放控制单元32、行场同步有效数据脉冲产生逻辑单元33和延时单元34；所述缩放控制模块主要用于产生发送至行存储器2的行选择信号及读地址信号，同时场缩放控制单元31和行缩放控制单元32通过不断累加产生用于缩放系数的行步长和场步长，所述行步长和场步长的初值通过由输入模式和输出模式计算得到，并由寄存器配置后给出。

由总线接口模块1输入的源图像数据在所述行存储器2缓存，并同时将输入的数据格式转换为YCbCr格式。

进行行缩放时运用反余弦函数映射累加来调整步长。

本实用新型所提供的显示器数字图像实时缩放集成电路具有可重用性，且易于集成，缩放系数和存储器读地址的产生方式尤为简单，实现了向上缩放和向下缩放两种功能在单一电路中同时实现，在整个缩放系统中采用整数计算而避免用浮点和利用查找表查找缩放系数，从而大大降低了电路结构的复杂程度和生产成本，提高了可靠性；同时，在进行缩放时运用了一反余弦函数映射累加来调整步长，可以非线性调整整个图像在不同区域的缩放比例，从而大大改善了对高清宽屏图像的缩放显示效果。

附图说明

图1是本实用新型具体实施方式的总体结构示意图；

图2是本实用新型具体实施方式的总线从模块构成示意图；

图3是本实用新型具体实施方式的总线主模块构成示意图；

图4是本实用新型缩放控制模块的构成示意图；

图5是本实用新型场缩放模块的计算过程示意图。

具体实施方式

以下结合附图对本实用新型的实施方式进行详细描述。

本实用新型公开了一种显示器数字图像实时缩放集成电路，如图1所示，该电路包括总线接口模块1、行缓存模块2、缩放控制模块3、缩放同步发生模块4、缩放系数计算产生器5，场缩放模块6和行缩放模块7。