[发明专利]形成快闪存储器件的介电层的方法

说明书

相关申请的交叉引用

本发明要求2007年1月02日提交的韩国专利申请10-2007-00225的优先权，其公开内容通过引用并入本文。

技术领域

本发明涉及形成快闪存储器件的介电层的方法，更具体涉及具有改善的可靠性的快闪存储器件的介电层的形成方法。

背景技术

在快闪存储器件中，快闪存储器件工作时，具有氧化物/氮化物/氧化物(ONO)结构的介电层用作储存数据的控制栅极和浮置栅极之间的绝缘膜。顺序地堆叠第一氧化物层、氮化硅膜、和第二氧化物层以形成具有ONO结构的介电层。

在动态随机存取存储器(DRAM)器件中，通过使电容器具有三维结构比如圆柱形或插脚形状(pin shape)可以增加电容器的电极面积。然而，在快闪存储器件的情况下，考虑到其结构，难以对浮置栅极应用上述方法。目前，降低介电层厚度的方法达到其极限。使用高介电常数的介电层的方法是有问题的，因为难以开发新的介电材料。

发明内容

本发明的各种实施方案涉及形成快闪存储器件的介电层的方法，其可以改善快闪存储器件的漏电流特性和可靠性。本发明各种实施方案的介电层可包括第一氧化物层、高介电层和第二氧化物层。

在本发明的一个实施方案中，形成快闪存储器件的介电层的方法可包括在半导体衬底上形成用于浮置栅极的导电层和隧道氧化物层，图案所述用于浮置栅极的导电层和隧道氧化物层，在包括用于浮置栅极的图案化的导电层的整个表面上形成可包含第一氧化物层、高介电层和第二氧化物层的介电层，和在包括介电层的整个表面上形成用于控制栅极的导电层。

在本发明的一个实施方案中，用于浮置栅极的导电层可包括由不含杂质的无定形多晶硅(amorphous polysilicon))膜和含有杂质的多晶硅膜构成的双膜。用于浮置栅极的导电层可以使用例如化学气相沉积(CVD)方法沉积到约500～2000埃的厚度。第一氧化物层可以使用例如高温氧化(HTO)方法形成为约10～50埃的厚度。

在本发明的一个实施方案中，可以使用原子层沉积(ALD)方法形成高介电层。

在本发明的一个实施方案中，可以使用纳米混合方法(nano-mixedmethod)形成高介电层。

在本发明的一个实施方案中，可以通过原位沉积非晶膜形成高介电层。

在本发明的一个实施方案中，可以通过将选自HfO₂、ZrO₂、La₂O₃、Ta₂O₅、Y₂O₃、和TiO₂的成分与Al₂O₃混合形成高介电层。高介电层可包括约9∶1～2∶1的所述HfO₂、ZrO₂、La₂O₃、Ta₂O₅、Y₂O₃和TiO₂对所述Al₂O₃的比率。高介电层可以形成为约30～500埃的厚度。

在本发明的一个实施方案中，第二氧化物层可以使用例如HTO方法沉积到约10～50埃的厚度。

在本发明的一个实施方案中，可以使用例如厚度约500～2000埃的多晶硅膜来形成用于控制栅极的导电层。可以使用例如CVD方法形成用于控制栅极的导电层。

附图说明

图1～3是用于说明根据本发明的一个实施方案形成快闪存储器件的介电层的方法的截面图。

图4A是说明气体混合物的量和形成如图2所示的介电层的方法的介电常数之间的关系图。

图4B说明用于实施如图2所示形成高介电层的方法的混合气体的注入顺序。

具体实施方式

现在将参考附图说明根据本发明的优选实施方案。这些实施方案仅用于说明性的目的。本发明不限于此。

参考图1，在半导体衬底100上形成隧道氧化物层101、和用于浮置栅极的导电层102。隧道氧化物层101和用于浮置栅极的导电层102可以顺序地形成在半导体衬底100上。可以通过利用硬掩模的蚀刻方法蚀刻导电层102和隧道氧化物层101。可以顺序地蚀刻导电层102和隧道氧化物层101。