[发明专利]锁相环电路,相移方法,及集成电路芯片

说明书

技术领域

本发明涉及PLL电路、相移方法、和IC芯片，特别涉及被配置来改进接收精度而不增加时钟频率的PLL电路、相移方法、IC芯片。

背景技术

迄今，对于非接触IC卡的通信，已经使用数字PLL(相位锁相环)，如科斯塔斯环(Costas-Loop)，以便从经受具有曼彻斯特编码的PSK(相移键控)调制的数字信号中提取采样时钟。(例如，参见日本未审专利申请公开No.11-274919)

图1是说明传统数字PLL(相位锁相环)示例的电路图。图1中的数字PLL1被配置具有Costas环，并且由分频振荡电路11、相移电路12、异或(Exor)电路13a和13b、和LPF(低通滤波器)14a和14b组成。

利用分频振荡电路11，由未示出的振荡电路输入的时钟频率将13.56MHz时钟信号f_clk分成八路，从而产生用作1696kHz时钟信号的信号sin(wt+Ф)并且将其提供给相移电路12和异或电路13a。

相移电路12产生信号cos(wt+Ф)，其中信号sin(wt+Ф)的相位以∏/2(90度)进行延迟，并且将信号cos(wt+Ф)提供给异或电路13b。

异或电路13a计算用作数字信号的1696kbps(每秒传输位数)信号DATA和信号sin(wt+Ф)的异或逻辑，该数字信号经受具有曼彻斯特编码的PSK(相移键控)调制，并且该异或电路13a产生表示值V1的信号V1，其中所计算的结果被求反(＝DATA·sin(wt+Ф))，并且将信号V1提供给LPF 14a。

异或电路13b计算信号DATA和信号cos(wt+Ф)的异或逻辑，并产生表示值V2的信号V2，其中所计算的结果被求反(＝DATA·cos(wt+Ф))，并将信号V2提供给LPF 14b。

对于时钟信号f_clk的每8个时钟，LPF 14a相加在8个时钟周期上的值V1，产生表示相加值∑V1(＝∑{DATA·sin(wt+Ф)})的信号∑V1，并且将其提供给分频振荡电路11。

对于时钟信号f_clk的每8个时钟，LPF 14b相加在8个时钟周期上的值V2，产生表示相加值∑V2(＝∑{DATA·cos(wt+Ф)})的信号∑V2，并且将其提供给分频振荡电路11。

分频振荡电路11基于值∑V1和∑V2控制控制角度Ф，使得值∑V2变为0，并且导致信号DATA和信号sin(wt+Ф)的相位同步，从而对信号DATA的相位进行解调并且从信号DATA提取采样时钟。

发明内容

现在，利用传统的数字PLL，相位以输入时钟信号的单个时钟的增量来控制，并且因此相位分辨率取决于时钟频率和输入时钟频率的比率。例如，利用图1中的数字PLL 1，时钟频率为13.56MHz，而用作输入信号的信号DATA的频率为1696kHz，因此分辨率变为2∏/8(＝2∏×1696kHz/13.56MHz)。

因此，为了改进数据的接收精度，或者改进数字PLL的相位分辨率，以便对应于较高的传送率，时钟频率需要更高。

然而，当时钟频率更高时，电源消耗也就大大地增加了，例如，对于由从外部读卡器/写卡器提供的电力来驱动的非接触式IC卡，通信质量由于电力不足而恶化。

已经发现希望来改进接收精度，而不增加时钟频率。