[发明专利]锁相环电路,相移方法,及集成电路芯片

权利要求书

1.一种PLL(锁相环)电路，包括：

时钟信号生成装置，被配置来产生第一时钟信号和第二时钟信号，第一时钟信号具有近似等于作为经受PSK(相移键控)调制的数字信号的PSK调制信号的频率的频率，第二时钟信号的相位与所述第一时钟信号相差∏/2；

计算装置，被配置来对于每个预定长度的时间周期，基于相应于控制角度的余弦的第一参数、相应于所述控制角度的正弦的第二参数、所述第一时钟信号、所述第二时钟信号、以及所述PSK调制信号，计算第一相位比较结果和第二相位比较结果，所述第一相位比较结果表示在所述时间周期期间对其中把所述第一时钟信号相移了等效于所述控制角度的量的信号和所述PSK调制信号的相位进行比较的结果，所述控制角度是假想地控制所述第一时钟信号和所述第二时钟信号的相位的角度，所述第二相位比较结果表示在所述时间周期期间对其中把所述第二时钟信号相移了等效于所述控制角度的量的信号和所述PSK调制信号的相位进行比较的结果；

控制方向设置装置，被配置来基于所述第一相位比较结果和所述第二相位比较结果，设置用于假想地控制所述控制角度的控制方向；

参数控制装置，被配置来基于在所述控制方向上假想地控制的所述控制角度，控制所述第一参数和所述第二参数；以及

读取控制装置，被配置来基于在所述控制方向上假想地控制的所述控制角度，控制从所述PSK调制信号读取数据的定时。

2.如权利要求1所述的PLL电路，其中，所述计算装置对于所述PSK调制信号的每个周期，计算所述第一相位比较结果和所述第二相位比较结果。

3.如权利要求1所述的PLL电路，其中，所述计算装置对于所述PSK调制信号的每1/2个周期，计算所述第一相位比较结果和所述第二相位比较结果，

以及其中，所述控制方向设置装置对于所述PSK调制信号的每1/2个周期找出所述控制方向，并且基于获得的两个控制方向，对于所述PSK调制信号的每个周期来确定所述控制方向。

4.如权利要求1所述的PLL电路，其中，所述计算装置计算其中在所述时间周期上把第一相乘值与第二相乘值的和进行累加的值作为所述第一相位比较结果、以及计算其中在所述时间周期上把第三相乘值与第四相乘值的和进行累加的值作为所述第二相位比较结果，第一相乘值把所述第一参数、所述PSK调制信号、以及所述第一时钟信号相乘，第二相乘值把所述第二参数、所述PSK调制信号、以及所述第二时钟信号相乘，第三相乘值把其中所述第二参数、所述PSK调制信号、以及所述第一时钟信号相乘后的值的符号反转，第四相乘值把所述第一参数、所述PSK调制信号、以及所述第二时钟信号相乘。

5.如权利要求4的PLL电路，所述计算装置进一步包括：

相乘装置，被配置来计算所述第一到所述第四相乘值；

第一累加装置，被配置来在所述时间周期上每隔一次地把所述第一相乘值进行累加；

第二累加装置，被配置来在所述时间周期上每隔一次从而与所述第一相加装置交替地把所述第一相乘值进行累加；

第三累加装置，被配置来在所述时间周期上每隔一次地把所述第二相乘值进行累加；

第四累加装置，被配置来在所述时间周期上每隔一次从而与所述第三相加装置交替地把所述第二相乘值进行累加；

第五累加装置，被配置来在所述时间周期上每隔一次地把所述第三相乘值进行累加；

第六累加装置，被配置来在所述时间周期上每隔一次从而与所述第五相加装置交替地把所述第三相乘值进行累加；

第七累加装置，被配置来在所述时间周期上每隔一次地把所述第四相乘值进行累加；

第八累加装置，被配置来在所述时间周期上每隔一次从而与所述第七相加装置交替地把所述第四相乘值进行累加；

第一相加装置，被配置来计算利用所述第一累加装置计算的所述第一累加值与利用所述第三累加装置计算的所述第二累加值的和，或者利用所述第二累加装置计算的所述第一累加值与利用第四累加装置计算的所述第二累加值的和；以及

第二相加装置，被配置来计算利用所述第五累加装置计算的所述第三累加值与利用所述第七累加装置计算的所述第四累加值的和，或者利用所述第六累加装置计算的所述第三累加值与利用所述第八累加装置计算的所述第四累加值的和。