[发明专利]数据选通定时补偿

说明书

技术领域

本发明涉及存储器。更具体地，本发明涉及对来自存储器的数据和相应数据选通(data strobe)的定时(timing)。

背景技术

计算机系统中的处理器定期提升执行速度。所述速度提升产生了多个结果，其中之一就是同样需要提升处理器利用的系统存储器的速度。为了跟上处理器的需求，各种存储器技术已经实现了多种不同的速度提升。这些技术之一是双倍数据速率(DDR)存储器，其利用了存储器时钟的上升和下降沿二者来执行存储器操作。

最新的DDR存储器(例如，DDR2或DDR3)的一种日益普遍的实现是，数据带有源同步数据选通。数据选通信号是这样一种信号，其传输存储器时钟信息(即，数据选通的上升和下降沿对应于存储器时钟的上升和下降沿)。因此，所述数据选通与相应的数据一道发起自存储器本身，其中数据选通控制着处理器-存储器互连上数据的有效锁存。随着DDR2和DDR3存储器的频率的提升，在互连上任意一条数据的有效时间长度减小了。有效数据的该有限时间要求更精确的互连设计布局。数据和数据选通失配定时的容限是很小的。

附图说明

通过示例示出了本发明，且其不受附图的限制，在附图中，同样的参考标记表示相似的单元，其中：

图1是可以使用本发明的实施例的计算机系统的框图；

图2示出了数据选通容差(tolerance)逻辑单元内的部件的一个实施例的概观；

图3示出了数据窗口增大和数据选通分割器(divider)内的具体电路的一个实施例；

图4示出了与输入到数据窗口增大和数据选通分割器内的原始数据选通有关的除二(divide-by-two)选通0-3的标称(nominal)定时的一个实施例；

图5示出了数据选通裕量补偿(Margin Compensation)驱动器和数据选通裕量补偿接收器内的具体电路的一个实施例；

图6示出了在标称选通定时模式中的补偿除二选通、数据和锁存使能(latch enable)的一个实施例的时序图；

图7示出了在延迟选通定时模式中的补偿除二选通、数据和锁存使能的一个实施例的时序图；

图8示出了在提前选通定时模式中的补偿除二选通、数据和锁存使能的一个实施例的时序图；

图9是对数据和源同步数据选通之间的失配定时进行补偿的处理过程的一个实施例的流程图。

具体实施方式

描述了用于对数据和源同步数据选通之间的定时失配进行补偿的方法、装置和系统的实施例。在以下的说明中，阐述了大量特定细节。然而，可以理解，不使用这些特定细节也可以实现所述实施例。在其它实例中，并未对公知的元件、规范和协议进行详细论述，以免模糊本发明。

图1是可以使用本发明的实施例的计算机系统的框图。该计算机系统包括处理器-存储器互连100，用于在耦合到互连100的不同代理(例如，处理器、桥接器(bridge)和存储设备等)之间进行通信。处理器-存储器互连100包括用来发送判优、地址、数据和控制信息的特殊互连线(未示出)。在一个实施例中，中央处理器102耦合到存储器-存储器互连100。在另一个实施例中，有多个中央处理器耦合到处理器-存储器互连(在该图中并未示出多个处理器)。

处理器-存储器互连100令中央处理器102和其它设备得以访问系统存储器104。系统存储器控制器106控制对系统存储器104的访问。在一个实施例中，系统存储器控制器位于耦合到处理器-存储器互连100的芯片组110的北桥108内。在另一个实施例中，系统存储器控制器与中央处理器102位于同一个芯片上(未示出)。信息、指令和其它数据可以被存储在系统存储器104中，以供中央处理器102和许多其它可能的设备使用。I/O设备(诸如I/O设备114和118)通过一个或多个I/O互联116和120耦合到芯片组106的南桥112。